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엠펙2티에스 데이터 인터페이스 제어장치

  • 기술번호 : KST2015146251
  • 담당센터 : 경기기술혁신센터
  • 전화번호 : 031-8006-1570
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요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 본 발명은 엠펙2티에스(MPEG2-TS : Motion Picture Expert Group 2 - Transport Stream)용 데이터의 인터페이스를 안정적으로 제어하기 위한 장치에 관한 것이다.본 발명은 기본적으로 시퀀셜 액세스 램(21) 및 피포 메모리(22) 사이에 엠펙2티에스(MPEG2-TS) 데이터 인터페이스 제어장치를 설치하고, 종래의 엠펙2티에스(MPEG2-TS) 데이터 2 개를 합한 후 트레일러를 붙여 384 바이트로 만든 다음 이를 48 바이트씩 8 개의 비동기 전송 모드(ATM) 셀로 분할하여 각각에 비동기 전송 모드 셀 헤더(15)를 붙여 상기 시퀀셜 액세스 램(21)에 전송하여 지속적인 데이터의 공급이 이루어지도록 함을 원리로 한다.본 발명에 의하면 비동기 전송 모드(ATM) 전송방식을 사용함에 따라 버스티한 특성을 갖게되는 엠펙2티에스(MPEG2-TS) 데이터를 연속적(Continuous)인 엠펙2티에스(MPEG2-TS) 데이터 스트림으로 변환함으로써 비동기 전송 모드(ATM) 전송모드를 사용할 경우에 데이터의 버스티(Bursty)한 특성 때문에 발생하는 전송률상의 오류를 방지할 수 있고, 용량이 적은 메모리를 사용함으로써 구현상의 비용을 절감할 수 있는 매우 획기적인 효과가 있다.
Int. CL H04L 12/54 (2006.01.01) H04L 12/26 (2006.01.01) H04L 12/70 (2013.01.01)
CPC H04L 12/5601(2013.01) H04L 12/5601(2013.01) H04L 12/5601(2013.01) H04L 12/5601(2013.01) H04L 12/5601(2013.01)
출원번호/일자 1019970078942 (1997.12.30)
출원인 한국전자기술연구원
등록번호/일자 10-0248547-0000 (1999.12.18)
공개번호/일자 10-1999-0058768 (1999.07.15) 문서열기
공고번호/일자 (20000315) 문서열기
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태 소멸
심사진행상태 수리
심판사항
구분
원출원번호/일자
관련 출원번호
심사청구여부/일자 Y (1997.12.30)
심사청구항수 2

출원인

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번호 이름 국적 주소
1 한국전자기술연구원 대한민국 경기도 성남시 분당구

발명자

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번호 이름 국적 주소
1 윤성호 대한민국 경기도 평택시 송탄지역
2 조병학 대한민국 경기도 성남시 분당구

대리인

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번호 이름 국적 주소
1 홍재일 대한민국 서울특별시 강남구 테헤란로 *** (삼성동) 삼영빌딩 *층(홍앤홍국제특허법률사무소)
2 장성구 대한민국 서울특별시 서초구 마방로 ** (양재동, 동원F&B빌딩)(제일특허법인(유))

최종권리자

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번호 이름 국적 주소
1 전자부품연구원 대한민국 경기도 평택시
번호, 서류명, 접수/발송일자, 처리상태, 접수/발송일자의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 행정처리 표입니다.
번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 특허출원서
Patent Application		 1997.12.30 수리 (Accepted) 1-1-1997-0243784-28
2 대리인선임신고서
Notification of assignment of agent		 1997.12.30 수리 (Accepted) 1-1-1997-0243785-74
3 출원심사청구서
Request for Examination		 1997.12.30 수리 (Accepted) 1-1-1997-0243786-19
4 출원인정보변경(경정)신고서
Notification of change of applicant's information		 1999.01.14 수리 (Accepted) 4-1-1999-0005793-30
5 출원인명의변경신고서
Applicant change Notification		 1999.02.23 수리 (Accepted) 1-1-1999-5084180-39
6 등록사정서
Decision to grant		 1999.12.15 발송처리완료 (Completion of Transmission) 9-5-1999-0378170-53
7 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2005.04.15 수리 (Accepted) 4-1-2005-5036534-08
8 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2013.04.17 수리 (Accepted) 4-1-2013-0013766-37
9 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2020.08.24 수리 (Accepted) 4-1-2020-5189497-57
번호, 청구항의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 청구항 표입니다.
번호 청구항
1 1

엠펙2티에스(MPEG2-TS)용 데이터의 인터페이스를 제어하기 위한 장치에 있어서, 32 비트의 데이터 버스를 가지는 시퀀셜 액세스 램(21), 32 K바이트의 데이터 사이즈를 가지는 피포 메모리(22), 32 비트 데이터 버스를 8 비트의 데이터 버스로 변환하는 데이터 버스 변환회로(31), 상기 시퀀셜 액세스 램(21) 내의 복원된 엠펙2티에스(MPEG2-TS) 데이터를 순차적으로 읽어내기 위한 제어신호를 발생시키는 시퀀셜 액세스 제어회로(32), 엠펙2티에스(MPEG2-TS) 데이터 인터페이스 장치 회로상에서 사용하는 클럭들을 분주하여 분배하는 클럭 분주회로(33), 상기 피포 메모리(22)에 인터페이스된 엠펙2티에스(MPEG2-TS) 데이터의 수를 376 바이트까지 카운트하기 위한 엠펙2티에스 바이트 카운트회로(34), 상기 데이터 버스 변환회로(31) 내부의 래치(Latch) 제어 및 상기 피포 메모리(22)에 엠펙2티에스(MPEG2-TS) 데이터를 라이트하는데 필요한 제어신호를 발생시키는 데이터 버스 변환 제어 및 피포 메모리 라이트 제어회로(35), 상기 피포 메모리(22)로부터의 엠펙2티에스(MPEG2-TS) 데이터 리드 및 엠펙2티에스(MPEG2-TS) 디코더에 엠펙2티에스(MPEG2-TS) 데이터를 인터페이스하기 위한 제어신호를 발생시키는 피포 메모리 리드 및 엠펙2티에스 데이터 인터페이스 제어회로(36), 상기 피포 메모리(22)가 가득(Full)찰 경우에 라이트되는 엠펙2티에스(MPEG2-TS)의 손실을 방지하기 위한 피포 메모리 오버플로우 제어회로(37), 상기 피포 메모리(22)가 미리 설정된 특정 시간 동안 엠프티(Empty) 상태를 유지하면 엠펙2티에스(MPEG2-TS) 디코더에 엠펙2티에스(MPEG2-TS) 데이터를 인터페이스하는 것을 중지시키며, 동시에 피포 메모리 임계치 제어회로(39)의 현재 상태값을 초기화하는 피포 메모리 타임아웃 제어회로(38) 및 엠펙2티에스(MPEG2-TS) 데이터를 엠펙2티에스(MPEG2-TS) 디코더에 인터페이스하고자 할 때의 스타트 순간을 제어하는 피포 메모리 임계치 제어회로(39)로 구성됨을 특징으로 하는 엠펙2티에스(MPEG2-TS) 데이터 인터페이스 제어장치
2 2

상기 제 1 항에 있어서, 상기 시퀀셜 액세스 램(21)은 데이터 버스 변환회로(31)를 거쳐 피포 메모리(22)에 데이터를 전달하고, 상기 피포 메모리(22)는 엠펙2티에스(MPEG2-TS) 데이터를 입력받아 이를 엠펙2티에스(MPEG2-TS) 디코더에 인터페이스하며, 상기 데이터 버스 변환회로(31)는 Latch_Ena 및 Data_OE 제어신호를 입력받고, 상기 시퀀셜 액세스 제어회로(32)는 Seq_CE, Decode_Addr, CPU_Seq_Start_Addr1, Clk 신호 및 Reset 신호를 입력으로 받아 Seq_Count_Ena, Seq_Start_Addr1, Seq_Start_Addr2, Seq_Clk 및 Fast_Seq_Clk 신호를 출력하며, 상기 클럭 분주회로(33)는 Clk 신호를 입력받아 Clk/2, Clk/8 및 TimeOut_Clk을 출력하고, 상기 엠펙2티에스 바이트 카운트회로(34)는 Fast_Seq_Clk 신호, MPEG_Intr_Ena 신호, Clk_Win 제어신호를 입력받아 Byte_CountOut 신호를 출력하며, 상기 데이터 버스 변환 제어 및 피포 메모리 라이트 제어회로(35)는 리셋신호, Clk/2 신호, MPEG_Intr_Ena 신호, Byte_CountOut 신호, Clk_Disable 신호를 입력받아 Latch_Ena 신호, Data_OE 신호, FIFO_W_Ena 및 FIFO_W_Clk 신호, Clk_Win 제어신호, Seq_CE 신호, Decode_Addr 제어신호를 출력하고, 상기 피포 메모리 리드 및 엠펙2티에스 데이터 인터페이스 제어회로(36)는 리셋신호, Clk 및 Clk/8 신호, FIFO_EF 플래그 신호, MPEG_Ena_Trig 신호를 입력받아 FIFO_OE 및 FIFO_R_Clk 신호, MPEG2-TS_Ena 및 MPEG2-TS_Clk 신호를 출력하며, 상기 피포 메모리 오버플로우 제어회로(37)는 FIFO_AF 신호 및 Decode_Addr 제어신호를 입력받아 Clk_Disable 신호를 출력하고, 상기 피포 메모리 타임아웃 제어회로(38)는 MPEG_Sync_Data 신호, Reset 신호, FIFO_EF 신호, TimeOut_Clk 신호를 입력받아 TimeOut 신호를 출력하며, 상기 피포 메모리 임계치 제어회로(39)는 Reset 신호, TimeOut 신호, MPEG_Intr_Ena 신호를 입력받아 MPEG_Ena_Trig 신호를 출력하도록 구성됨을 특징으로 하는 엠펙2티에스(MPEG2-TS) 데이터 인터페이스 제어장치
지정국 정보가 없습니다
패밀리정보가 없습니다
국가 R&D 정보가 없습니다.