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반도체 소자의 게이트 형성 방법

  • 기술번호 : KST2015146630
  • 담당센터 : 경기기술혁신센터
  • 전화번호 : 031-8006-1570
요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 본 발명은 반도체 소자의 게이트 형성 방법에 관한 것으로, T형 게이트의 다리 부분을 먼저 형성함으로써, 광학 현미경 등의 측정 수단에 의하여 신속하게 제조 상태를 관찰 및 확인이 용이하고, 수정도 용이한 장점이 있는 장점이 있다. 또한, 본 발명은 T형 게이트의 머리 부분 하부에 지지층을 구비시켜, T형 게이트를 구조적으로 보다 안정화시킬 수 있고, T형 게이트를 보호할 수 있으며, 머리와 다리 부분의 모양과 크기를 다양하게 변화시킬 수 있는 것이다. T형, 게이트, 무기, 유기, 개구
Int. CL H01L 29/778 (2006.01)
CPC H01L 29/42376(2013.01) H01L 29/42376(2013.01) H01L 29/42376(2013.01)
출원번호/일자 1020080018893 (2008.02.29)
출원인 전자부품연구원
등록번호/일자 10-0941335-0000 (2010.02.02)
공개번호/일자 10-2009-0093390 (2009.09.02) 문서열기
공고번호/일자 (20100211) 문서열기
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태 소멸
심사진행상태 수리
심판사항
구분 신규
원출원번호/일자
관련 출원번호
심사청구여부/일자 Y (2008.02.29)
심사청구항수 7

출원인

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번호 이름 국적 주소
1 한국전자기술연구원 대한민국 경기도 성남시 분당구

발명자

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번호 이름 국적 주소
1 최홍구 대한민국 경기 성남시 분당구
2 한철구 대한민국 경기 성남시 분당구

대리인

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번호 이름 국적 주소
1 정종옥 대한민국 서울특별시 강남구 논현로**길 **, *층 노벨국제특허법률사무소 (도곡동, 덕영빌딩)
2 조현동 대한민국 서울특별시 강남구 논현로**길 **, *층 (도곡동, 덕영빌딩)(노벨국제특허법률사무소)
3 진천웅 대한민국 서울특별시 강남구 논현로**길 **, *층 노벨국제특허법률사무소 (도곡동, 덕영빌딩)

최종권리자

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번호 이름 국적 주소
1 전자부품연구원 대한민국 경기도 성남시 분당구
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번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 [특허출원]특허출원서
[Patent Application] Patent Application
2008.02.29 수리 (Accepted) 1-1-2008-0151069-15
2 등록결정서
Decision to grant
2010.01.29 발송처리완료 (Completion of Transmission) 9-5-2010-0041292-94
3 출원인정보변경(경정)신고서
Notification of change of applicant's information
2013.04.17 수리 (Accepted) 4-1-2013-0013766-37
4 출원인정보변경(경정)신고서
Notification of change of applicant's information
2020.08.24 수리 (Accepted) 4-1-2020-5189497-57
번호, 청구항의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 청구항 표입니다.
번호 청구항
1 1
대상물 상부에 제 1 막과 제 2 막을 형성하는 단계와; 상기 제 2 막을 패터닝하여, 상기 제 1 막을 노출시키는 제 1 개구를 형성하는 단계와; 상기 제 1 개구에 노출된 제 1 막을 제거하여 제 2 개구를 형성하는 단계와; 상기 제 2 막을 제거하는 단계와; 상기 제 1 막 상부에 제 3 막을 형성하고, 상기 제 2 개구를 노출시키며, 상기 제 2 개구의 폭(W1)보다 넓은 폭(W2)을 갖는 제 3 개구를 상기 제 3 막에 형성하는 단계와; 상기 제 3 막 상부, 제 2 개구 및 제 3 개구에 금속을 증착하는 단계와; 상기 제 3 막 상부에 있는 금속 및 상기 제 3 막을 제거하는 단계와; 상기 제 1 막을 제거하여, 상기 대상물 상부에 T형 게이트를 형성하는 단계로 이루어진 반도체 소자의 게이트 형성 방법
2 2
청구항 1에 있어서, 상기 제 1 막은, 무기물질로 이루어지고, 상기 제 2 막과 제 3 막은, 유기 물질로 이루어진 것을 특징으로 하는 반도체 소자의 게이트 형성 방법
3 3
청구항 2에 있어서, 상기 무기물질은, 산화막 또는 질화막이고, 상기 유기물질은, 포토레지스트막인 것을 특징으로 하는 반도체 소자의 게이트 형성 방법
4 4
청구항 2에 있어서, 상기 제 1 막의 제거는, 습식 식각하여 제거하는 것을 특징으로 하는 반도체 소자의 게이트 형성 방법
5 5
청구항 2에 있어서, 상기 제 2 막과 제 3 막의 제거는, 유기 용매로 제거하는 것을 특징으로 하는 반도체 소자의 게이트 형성 방법
6 6
대상물 상부에 산화막 또는 질화막과 제 1 포토레지스트막을 순차적으로 형성하는 단계와; 상기 제 1 포토레지스트막을 패터닝하여, 상기 산화막 또는 질화막을 노출시키는 제 1 개구를 형성하는 단계와; 상기 제 1 개구에 노출된 산화막 또는 질화막을 제거하여 제 2 개구를 형성하는 단계와; 상기 제 1 포토레지스트막을 제거하는 단계와; 상기 산화막 또는 질화막 상부에 제 2 포토레지스트막을 형성하고, 상기 제 2 개구를 노출시키며, 상기 제 2 개구의 폭(W1)보다 넓은 폭(W2)을 갖는 제 3 개구를 상기 제 2 포토레지스트막에 형성하는 단계와; 상기 제 2 포토레지스트막 상부, 제 2 개구 및 제 3 개구에 금속을 증착하는 단계와; 상기 제 2 포토레지스트막 상부에 있는 금속 및 상기 제 2 포토레지스트막을 제거하는 단계와; 상기 산화막 또는 질화막을 선택적으로 제거하여, 상기 대상물 상부에 머리 부분과 다리 부분으로 이루어진 T형 게이트를 형성하고, 상기 T형 게이트의 머리 부분 하부에 산화막 또는 질화막을 남겨놓는 단계로 이루어진 반도체 소자의 게이트 형성 방법
7 7
청구항 6에 있어서, 상기 산화막 또는 질화막을 선택적으로 제거하여, 상기 대상물 상부에 머리 부분과 다리 부분으로 이루어진 T형 게이트를 형성하는 것은, 상기 산화막 또는 질화막을 건식 식각하여, 상기 대상물 상부에 머리 부분과 다리 부분으로 이루어진 T형 게이트를 형성하는 것인 것을 특징으로 하는 반도체 소자의 게이트 형성 방법
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패밀리정보가 없습니다
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순번 연구부처 주관기관 연구사업 연구과제
1 정보통신부 전자부품연구원 IT원천기술개발사업 4G 기지국용 GaN 전력증폭기 개발