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주문형비데오와 관련된 국제표준화기구인 DAVIC(Digital Audio-Visual Council)에서 규정하고 있는 비동기전송모드의 데이터프레임 구조로서, 1 바이트의 동기바이트, 1 바이트의 제1 제어바이트, 53 바이트의 제1 ATM 셀 내지 제3 ATM 셀, 및 27 바이트의 제4 ATM 셀로 이루어지는 제1 패킷과, 1 바이트의 동기바이트, 1 바이트의 제2 제어바이트, 26 바이트의 제4 ATM 셀 내지 제7 ATM 셀, 및 1 바이트의 제3 제어바이트로 이루어지는 제2 패킷 및, 1 바이트의 동기바이트, 1 바이트의 제4 제어바이트, 및 183 바이트의 무효셀로 이루어지는 무효패킷을 구비하여 각 패킷이 188 바이트로 이루어지는 ATM 전송 MUX 패킷의 패킷스트림(Packet_Stream:PS) 데이터인 PS 데이터, PS 유효신호, PS 동기신호, 및 PS 클럭을 입력하여 상기 ATM 셀들을 출력하는 비동기전송모드 물리계층 제어기에 있어서, 상기 PS 데이터를 입력하여 0x7E 값을 갖는 제1 제어바이트 및 0x3E 값을 갖는 제2 제어바이트를 검파하고, 상기 제1 제어바이트 및 제2 제어바이트를 검파하였을 때 각각 상기 제1 패킷 및 상기 제2 패킷이 인에이블됨을 알리는 패킷1 인에이블신호 및 패킷2 인에이블신호를 출력하는 제어바이트 검파부; 상기 PS 동기신호, 상기 PS 유효신호, 및 상기 PS 클럭을 입력하여 188바이트를 이루는 하나의 패킷기간 동안에 유효클럭신호를 출력하는 유효클럭발생부; 외부로부터 초기값을 설정하기 위한 리셋신호와, 상기 유효클럭신호, 및 상기 PS 유효신호를 입력하여 데이터상의 0x7E 및 0x3E 값을 찾는 오류를 방지하기 위한 제어바이트윈도우신호를 출력하는 제어바이트윈도우발생부; 상기 제어바이트검파부로부터 출력된 상기 패킷1 인에이블신호 및 패킷2 인에이블신호에 응답하여 각각 상기 제1 패킷 및 상기 제2 패킷에 대한 수신 순서상의 에러를 방지하기 위한 패킷1 시퀀스에러방지신호 및 패킷2 시퀀스에러방지신호를 출력하는 시퀀스에러방지부; 상기 리셋신호, 상기 PS 클럭, 및 상기 패킷1 인에이블신호에 응답하여 188바이트의 길이를 갖는 제1 패킷의 헤더 및 트레일러 정보를 제거하고 순수한 비동기전송모드(Asyncronous Transfer Mode: ATM) 셀 데이터만 추출하기 위한 제1 유효데이터윈도우신호 및 제1 유효데이터클럭을 출력하는 패킷1 유효데이터윈도우발생부; 상기 리셋신호, 상기 PS 클럭, 및 상기 패킷2 인에이블신호에 응답하여 188바이트의 길이를 갖는 제2 패킷의 헤더 및 트레일러 정보를 제거하고 순수한 비동기전송모드(Asyncronous Transfer Mode: ATM) 셀 데이터만 추출하기 위한 제2 유효데이터윈도우신호 및 제2 유효데이터클럭을 출력하는 패킷2 유효데이터윈도우발생부; 상기 제1 유효데이터클럭과 상기 제1 유효데이터윈도우신호를 입력받아 논리 OR 연산하여 유효데이터클럭을 출력하는 제1 OR 연산부; 상기 제2 유효데이터윈도우신호와 상기 제2 유효데이터윈도우신호를 입력받아 논리 OR 연산하여 유효데이터윈도우신호를 출력하는 제2 OR 연산부; ATM 프로토콜상의 ATM 계층과 ATM 물리계층사이의 인터페이스를 규정하는 ATM 표준규격인 8 비트 유토피아 인터페이스를 구성하기 위한 유토피아 인터페이스 발생부; 및 상기 제1 패킷 및 제2 패킷으로부터 추출된 상기 ATM 셀들을 저장하는 FIFO 메모리;를 포함하는 것을 특징으로 하는 비동기전송모드 물리계층 제어기
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