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적층형칩인덕터

  • 기술번호 : KST2015146850
  • 담당센터 : 경기기술혁신센터
  • 전화번호 : 031-8006-1570
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요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 본 발명에 따른 적층형 칩 인덕터는 아래에서부터 차례로 쌓여 있는 다섯 장의 직사각 모양의 세라믹 시트로 이루어지며, 각 세라믹 시트에는 각각 도체 패턴이 형성되어 있고, 가장 하부의 세라믹 시트를 제외한 나머지 시트에는 각각 연결 구멍이 형성되어 있다. 세라믹 시트 중에서 가장 바깥쪽, 즉 가장 아래쪽과 가장 위쪽에 위치한 세라믹 시트에는 T자형의 단자 전극 패턴이 각각 형성되어 있으며, 아래쪽 시트에 형성된 단자 전극 패턴은 위쪽 시트에 형성된 단자 전극 패턴을 시트의 중심에 대하여 180° 회전한 모양이다. T형의 단자 전극 패턴은 시트의 가장자리를 따라 형성되어 있는 제1 부분과 제1 부분의 가운데로부터 시트의 중심 쪽으로 연장되어 있는 제2 부분으로 나뉘어 있으며, 제2 부분은 거의 시트의 중심까지 연장되어 있다. 바깥쪽 시트의 사이에 위치한 세 개의 시트에는 U자형의 내부 코일 패턴이 각각 형성되어 있으며, 이중에서 가운데 시트를 제외한 두 시트에 형성된 내부 코일 패턴은 동일한 모양이며, 가운데 시트에 형성된 내부 코일 패턴은 아래위의 두 시트에 형성된 내부 코일 패턴을 시트의 중심에 대하여 180° 회전한 모양이다. 연결 구멍의 내부에는 도체가 채워져 있어 아래 또는 위의 단자 전극 패턴 또는 내부 코일 패턴이 전기적으로 서로 연결된다. 따라서, 하나의 단자 전극 패턴과 하나의 내부 코일 패턴만으로 이루어진다.
Int. CL H01F 27/00 (2006.01)
CPC
출원번호/일자 1019980031688 (1998.08.04)
출원인 전자부품연구원
등록번호/일자
공개번호/일자 10-2000-0013039 (2000.03.06) 문서열기
공고번호/일자
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태 거절
심사진행상태 수리
심판사항
구분
원출원번호/일자
관련 출원번호
심사청구여부/일자 Y (1998.08.04)
심사청구항수 4

출원인

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번호 이름 국적 주소
1 한국전자기술연구원 대한민국 경기도 성남시 분당구

발명자

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번호 이름 국적 주소
1 강남기 대한민국 경기도 평택시
2 박인식 대한민국 경기도 용인시 기흥읍 구
3 임욱 대한민국 경기도 평택시 송탄지역
4 유찬세 대한민국 서울특별시 중구
5 김종대 대한민국 경기도 수원시 팔달구
6 고현종 대한민국 경기도 성남시 분당구

대리인

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번호 이름 국적 주소
1 송만호 대한민국 서울(특허법인 퇴사후 사무소변경 미신고)
2 장성구 대한민국 서울특별시 서초구 마방로 ** (양재동, 동원F&B빌딩)(제일특허법인(유))
3 유미특허법인 대한민국 서울특별시 강남구 테헤란로 ***, 서림빌딩 **층 (역삼동)

최종권리자

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번호 이름 국적 주소
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번호, 서류명, 접수/발송일자, 처리상태, 접수/발송일자의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 행정처리 표입니다.
번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 대리인선임신고서
Notification of assignment of agent		 1998.08.04 수리 (Accepted) 1-1-1998-0097076-19
2 출원심사청구서
Request for Examination		 1998.08.04 수리 (Accepted) 1-1-1998-0097077-65
3 특허출원서
Patent Application		 1998.08.04 수리 (Accepted) 1-1-1998-0097075-74
4 출원인정보변경(경정)신고서
Notification of change of applicant's information		 1999.01.14 수리 (Accepted) 4-1-1999-0005793-30
5 출원인명의변경신고서
Applicant change Notification		 1999.02.23 수리 (Accepted) 1-1-1999-5084215-49
6 지정기간연장신청서
Request for Extension of Designated Period		 2000.08.26 불수리 (Non-acceptance) 1-1-2000-5260480-43
7 반려통지서
Notice for Return		 2000.09.04 수리 (Accepted) 1-5-2000-0033137-94
8 의견제출통지서
Notification of reason for refusal		 2000.10.30 발송처리완료 (Completion of Transmission) 9-5-2000-0280747-15
9 의견서
Written Opinion		 2000.12.26 수리 (Accepted) 1-1-2000-5397242-62
10 명세서등보정서
Amendment to Description, etc.		 2000.12.26 보정승인 (Acceptance of amendment) 1-1-2000-5397241-16
11 거절사정서
Decision to Refuse a Patent		 2001.06.27 발송처리완료 (Completion of Transmission) 9-5-2001-0166308-78
12 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2005.04.15 수리 (Accepted) 4-1-2005-5036534-08
13 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2013.04.17 수리 (Accepted) 4-1-2013-0013766-37
14 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2020.08.24 수리 (Accepted) 4-1-2020-5189497-57
번호, 청구항의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 청구항 표입니다.
번호 청구항
1 1

코일의 역할을 하며 서로 전기적으로 연결되어 있는 도체 패턴이 각각 형성되어 있는 다수의 세라믹 시트가 아래로부터 차례로 적층되어 이루어진 적층형 칩 인덕터에서,

상기 세라믹 시트 중 가장 아래의 제1 세라믹 시트와 가장 위의 제2 세라믹 시트에 형성된 도체 패턴은 서로 동일한 모양을 가지고 있고 상기 세라믹 시트의 중심에 대하여 회전 대칭으로 배치되어 있는 적층형 칩 인덕터

2 2

제1항에서,

상기 제1 세라믹 시트와 제2 세라믹 시트에 형성된 도체 패턴은 180 ° 회전 대칭으로 배치되어 있는 적층형 칩 인덕터

3 3

제2항에서,

상기 제1 세라믹 시트와 상기 제2 세라믹 시트 사이에는 상기 제1 및 제2 세라믹 시트의 도체 패턴과 전기적으로 연결되어 있는 도체 패턴을 가진 적어도 하나 이상의 제3 세라믹 시트가 적층되어 있는 적층형 칩 인덕터

4 4

제2항에서,

상기 세라믹 시트에 형성된 도체 패턴들의 전기적 연결은 상기 세라믹 시트에 형성된 연결 구멍을 통하여 이루어지는 적층형 칩 인덕터

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순번 패밀리번호 국가코드 국가명 종류
1 EP00978852 EP 유럽특허청(EPO) FAMILY

DOCDB 패밀리 정보

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순번 패밀리번호 국가코드 국가명 종류
1 EP0978852 EP 유럽특허청(EPO) DOCDBFAMILY
국가 R&D 정보가 없습니다.