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이중화된 백플레인의 데이터 버스 또는 박동신호 전송용 버스를 통해 신호를 입력받거나 출력하는 신호 입출력부;상기 입력받은 신호를 이용하여 원전의 계측제어 계통을 제어하는 주 연산기능을 수행하고 주기적으로 박동 신호를 생성하는 제 1 연산 FPGA와, 상기 박동 신호를 수신하여 상기 제 1 연산 FPGA의 상태를 감시하고 일정 시간 동안 상기 박동신호가 전달되지 않으면, 상기 제 1 연산 FPGA에 장애가 발생한 것으로 판단하여 상기 제 1 연산 FPGA으로 전원 차단 신호를 출력하는 제 1 감시 FPGA를 포함하는 제 1 FPGA 보드; 상기 제 1 감시 FPGA로부터 수신되는 박동 신호를 감시하고, 일정 시간 동안 상기 박동 신호가 수신되지 않으면 이중화 절체 신호를 생성하는 제 2 감시 FPGA와, 상기 이중화 절체 신호가 수신되면 상기 제 1 연산 FPGA와 동일한 기능 및 동작을 수행하도록 전환하고 상기 제 2 감시 FPGA에 주기적으로 박동 신호를 제공하는 제 2 연산 FPGA를 포함하는 제 2 FPGA 보드; 및상기 전원 차단 신호에 따라, 구비된 스위칭 소자를 구동하여, 장애가 발생한 것으로 판단된 FPGA 보드에 인가되는 전원의 흐름을 차단하는 전원차단부; 를 포함하고,상기 전원차단부는, 제 1 스위치 및 제 2 스위치를 구비하고,상기 제 1 연산 FPGA는 상기 제 1 감시 FPGA의 작동 상태를 감시하여, 오류가 발생되면, 상기 제 1 감시 FPGA에 인가되는 전원의 흐름을 차단하기 위한 전원 차단 신호를 상기 제 2 스위치에 인가하고, 상기 제 2 스위치의 구동에 따라 상기 제 1 감시 FPGA에 인가되는 전원이 차단되면, 상기 제 1 연산 FPGA에의 전원의 흐름을 차단하기 위한 전원 차단 신호를 상기 제 1 스위치에 인가하는 것을 특징으로 하는,FPGA에 기반한 이중화 제어 장치
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제 1 항에 있어서,상기 전원차단부는,상기 제 1 감시 FPGA로부터 생성되는 전원 차단 신호에 따라, 구비된 스위칭 소자를 구동하여 상기 제 1 연산 FPGA로의 전원의 흐름을 차단하는 제1스위치; 및상기 제 1 연산 FPGA로부터 생성되는 전원 차단 신호에 따라, 구비된 스위칭 소자를 구동하여 상기 제 1 감시 FPGA로의 전원의 흐름을 차단하는 제2스위치; 를 포함하는 것을 특징으로 하는,FPGA에 기반한 이중화 제어 장치
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제 1 항에 있어서,상기 신호 입출력부는,이중화된 구조이고, 원전의 계측제어 계통으로부터 아날로그 신호나 디지털 신호를 입력받고, 상기 제 1 연산 FPGA 또는 제 2 연산 FPGA로부터 제공되는 아날로그 신호나 디지털 신호를 다른 이중화 FPGA 보드에 출력하는 것을 특징으로 하는,FPGA에 기반한 이중화 제어 장치
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제 1 항에 있어서,상기 제 1 연산 FPGA는,상기 신호 입출력부에 입력된 신호를 이용하여 상기 주 연산기능을 수행하고, 수행 결과 출력되는 하나 이상의 데이터 신호를 상기 신호 입출력부에 제공하는 것을 특징으로 하는,FPGA에 기반한 이중화 제어 장치
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제 1 항에 있어서,상기 제 2 감시 FPGA는 내부에 수용되는 감시용 타이머를 더 포함하고, 상기 감시용 타이머는 일정 시간 동안 상기 박동 신호가 입력되지 않으면 제 2 연산 FPGA 정지 신호를 발생시키는 것을 특징으로 하는,FPGA에 기반한 이중화 제어 장치
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제 5 항에 있어서,상기 제 2 감시 FPGA는 상기 제 1 감시 FPGA로부터 상기 박동 신호가 전달되지 않으면 상기 제 1 FPGA 보드에 장애가 발생한 것으로 판단하고, 상기 이중화 절체 신호를 생성하여 상기 제 2 연산 FPGA에 출력하는 것을 특징으로 하는,FPGA에 기반한 이중화 제어 장치
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제1 항에 있어서,상기 박동 신호의 수신 여부에 따라, 상기 제 1 연산 FPGA의 정상 동작 상태 또는 장애 상태를 표시하는 상태 표시부;를 더 포함하는 것을 특징으로 하는,FPGA에 기반한 이중화 제어 장치
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제 1 항에 있어서,상기 이중화된 백플레인에 독립적으로 구비되고, 상기 제 1 FPGA 보드와 상기 제 2 FPGA 보드 사이에서 상기 박동 신호를 전송하는 이중화된 박동 신호 전송용 버스; 를 더 포함하는 것을 특징으로 하는,FPGA에 기반한 이중화 제어 장치
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제 8 항에 있어서,상기 박동 신호의 전송 방식은 SPI(Serial to Parallel Interface) 방식을 사용을 사용하는 것을 특징으로 하는,FPGA에 기반한 이중화 제어 장치
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제 1 항에 있어서,상기 신호입출력부, 상기 제 1 연산 FPGA, 상기 제 1 감시 FPGA, 상기 제 2 감시 FPGA, 상기 제 2 연산 FPGA에 전원을 공급하는 이중화된 전원공급부;를 더 포함하는 것을 특징으로 하는,FPGA에 기반한 이중화 제어 장치
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제 1 항에 있어서,상기 제 1 연산 FPGA는, 상기 제 1 감시 FPGA로부터 각각 fail-high와 fail-low 특성을 나타내는 두 개 이상의 입/출력 핀의 상태를 감시하고, 이들이 동일한 값을 갖는 경우에 입/출력 신호의 오류로 판단하여 상기 제 1 감시 FPGA에 인가되는 전원의 흐름을 차단하는 전원 차단 신호를 생성하는 것을 특징으로 하는,FPGA에 기반한 이중화 제어 장치
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제 1 FPGA 보드의 연산 FPGA에 의해, 원전의 계측제어 계통을 제어하는 주 연산기능을 수행하고, 주기적으로 박동 신호를 생성하여 제공하는 단계;일정 시간 동안, 상기 제 1 FPGA 보드의 감시 FPGA에 상기 박동 신호가 수신되지 않으면, 상기 제 1 FPGA 보드의 연산 FPGA에 장애가 발생한 것으로 판단하여 상기 제 1 FPGA 보드의 연산 FPGA에 인가되는 전원의 흐름을 차단하는 단계;상기 제 1 FPGA 보드의 연산 FPGA가 상기 제 1 FPGA 보드의 감시 FPGA의 작동 상태를 감시하여, 오류가 발생되면 상기 제 1 FPGA 보드의 감시 FPGA 보드에 인가되는 전원의 흐름을 차단하고, 상기 제 1 FPGA 보드의 감시 FPGA에 인가되는 전원이 차단되면 상기 제 1 FPGA 보드의 연산 FPGA에의 전원의 흐름을 차단하는 단계;이중화된 백플레인 버스를 통해, 상기 박동 신호를 상기 제 1 FPGA 보드의 감시 FPGA로부터 제 2 FPGA 보드의 감시 FPGA에 전달하는 단계;일정 시간 동안, 상기 제 2 FPGA 보드의 감시 FPGA에 상기 박동 신호가 수신되지 않으면, 상기 제 2 FPGA 보드의 감시 FPGA에 의해 이중화 절체 신호를 생성하는 단계; 및상기 이중화 절체 신호에 따라, 상기 제 2 FPGA 보드의 연산 FPGA가 상기 제 1 FPGA 보드의 연산 FPGA와 동일한 기능 및 동작을 수행하도록 변환하는 단계; 를 포함하는 것을 특징으로 하는,FPGA에 기반한 이중화 절체 방법
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제 12 항에 있어서,상기 제 1 FPGA 보드의 감시 FPGA에 테스트 신호를 제공하고, 대응하는 피드백 신호를 이용하여 장애 발생 여부를 판단하는 단계;장애 발생시, 상기 제 1 FPGA 보드의 감시 FPGA에 인가되는 전원의 흐름을 차단하는 단계; 를 포함하는 것을 특징으로 하는,FPGA에 기반한 이중화 절체 방법
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