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스위치와 커패시터와 인턱터로 구성되고, 상위 셀과 하위 셀 간에 상기 인턱터를 기준으로 밸런싱 동작이 이루어지는 전기 이중층 커패시터 셀(EDLC: electrical double layer capacity) 장치에 있어서, 제1 바이패스 스위치(NMOS_PWD6_5)를 구비한 제1-1 셀과, 스위치(NMOS_PWD6_3)를 구비한 제1-2 셀을 포함하는 제1 셀과, 여기서 상기 제1-1 셀은 스위치(NMOS1)와 적어도 하나 이상의 커패시터(C1 및 C7)를 포함하고, 상기 제1-2 셀은 스위치(NMOS2)와 적어도 하나 이상의 커패시터(C2 및 C5)를 포함하고, 상기 제1-1 셀과 상기 제1-2 셀은 인덕터(L1)을 기준으로 밸런싱 동작을 하고;스위치(NMOS_PWD6_4)를 구비한 제2-1 셀과, 제2 바이패스 스위치(NMOS_PWD6_6)를 구비한 제2-2 셀을 포함하는 제2 셀과, 여기서 상기 제2-1 셀은 스위치(NMOS_PWD6_2)와 적어도 하나 이상의 커패시터(C4 및 C6)를 포함하고, 상기 제2-2 셀은 스위치(NMOS_PWD6_1)와 적어도 하나 이상의 커패시터(C3 및 C8)를 포함하고, 상기 제2-1 셀과 상기 제2-2 셀은 인덕터(L2)을 기준으로 밸런스 동작을 하며; 상기 제1-2셀과 상기 제2-1셀은 인턱터(L3)를 기준으로 밸런스 동작을 하며,상기 제1-1 셀에서 상기 제1 바이패스 스위치(NMOS_PWD6_5), 상기 스위치(NMOS1) 및 상기 적어도 하나 이상의 커패시터(C1 및 C7)는 서로 병렬 연결되고,상기 제1-2 셀에서 상기 스위치(NMOS_PWD6_3), 상기 스위치(NMOS2) 및 상기 적어도 하나 이상의 커패시터(C2 및 C5)는 서로 병렬 연결되고,상기 인덕터(L1)는 상기 제1-1 셀에 포함되는 소자들 중 상기 스위치(NMOS1) 및 상기 제1-2 셀에 포함되는 소자들 중 상기 스위치(NMOS2)와 직렬 연결되며,상기 제2-1 셀에서 상기 스위치(NMOS_PWD6_4), 상기 스위치(NMOS_PWD6_2) 및 상기 적어도 하나 이상의 커패시터(C4 및 C6)는 서로 병렬 연결되고,상기 제2-2 셀에서 상기 제2 바이패스 스위치(NMOS_PWD6_6), 상기 스위치(NMOS_PWD6_1) 및 상기 적어도 하나 이상의 커패시터(C3 및 C8)는 서로 병렬 연결되고,상기 인덕터(L2)는 상기 제2-1 셀에 포함되는 소자들 중 상기 스위치(NMOS_PWD6_2) 및 상기 제2-2 셀에 포함되는 소자들 중 상기 스위치(NMOS_PWD6_1)와 직렬 연결되며,상기 인덕터(L3)는 상기 제1-2 셀에 포함되는 소자들 중 상기 스위치(NMOS_PWD6_3) 및 상기 제2-1 셀에 포함되는 소자들 중 상기 스위치(NMOS_PWD6_4)와 직렬 연결되는 것을 특징으로 하는 것을 특징으로 하는 바이패스 회로 기반의 전기 이중층 커패시터 셀(EDLC) 장치
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제1항에 있어서, 상기 제1 셀의 상기 제1-1 셀 및 상기 제1-2 셀 각각은병렬로 연결된 적어도 하나 이상 커패시터를 포함하는 것을 특징으로 하는 바이패스 회로 기반의 전기 이중층 커패시터 셀(EDLC) 장치
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제1항에 있어서, 상기 제1-1 셀에 포함되는 소자들 중 상기 커패시터(C1, C7) 중에 오류가 발생하면,상기 제1-1셀에 위치한 상기 스위치(NMOS1)와 상기 제1 바이패스 스위치(NMOS_PWD6_5)가 온(ON)이 되고, 또한 상기 제1-2셀에 위치한 상기 스위치(NMOS2)와 상기 스위치(NMOS_PWD6_3)가 온(ON)이 되어,상기 제2셀에서, 상기 제2-1셀에 포함되는 소자들 중 상기 커패시터(C4, C6)와 상기 제2-2셀에 포함되는 소자들 중 상기 커패시터(C3, C8)는 상기 스위치(NMOS_PWD6_2)와 상기 스위치(NMOS_PWD6_1)와 상기 인덕터 L2에 의해 밸런싱이 맞춰져 자동으로 셀의 정전전압이 복구되는 것을 특징으로 하는 바이패스 회로 기반의 전기 이중층 커패시터 셀(EDLC) 장치
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제1항에 있어서, 상기 제1-2 셀에 포함되는 소자들 중 상기 커패시터(C2, C5)와 상기 제2-1 셀에 포함되는 소자들 중 상기 커패시터(C4, C6) 중에 적어도 하나 이상의 커패시터에서 오류가 발생하면,상기 제1-2셀에 위치한 상기 스위치(NMOS2)와 상기 스위치 (NMOS_PWD6_3)가 온(ON)이 되고, 또한 상기 제2-1셀에 위치한 상기 스위치(NMOS_PWD6_2)와 상기 스위치(NMOS_PWD6_4)가 온(ON)이 되어,상기 제1-1셀에 포함되는 소자들 중 상기 커패시터(C1, C7)와 상기 제2-2셀에 포함되는 소자들 중 상기 커패시터(C3, C8)는 스위치(NMOS1)와 스위치(NMOS_PWD6_1)와 직렬의 합성인덕터 (L1 + L2)에 의해 밸런싱이 맞춰져 자동으로 셀의 정전전압이 복구되는 것을 특징으로 하는 바이패스 회로 기반의 전기 이중층 커패시터 셀(EDLC) 장치
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제1항에 있어서, 상기 제2-2 셀에 포함되는 소자들 중 상기 커패시터(C3, C8) 중에 오류가 발생하면,상기 제2-2셀에 위치한 상기 스위치(NMOS_PWD6_1)와 상기 제2 바이패스 스위치 (NMOS_PWD6_6)가 온(ON)이 되고, 또한 상기 제2-1셀에 위치한 상기 스위치(NMOS_PWD6_2)와 상기 스위치(NMOS_PWD6_4)가 온(ON)이 되어,상기 제1-1셀에 포함되는 소자들 중 상기 커패시터(C1, C7)와 상기 제1-2셀에 포함되는 소자들 중 상기 커패시터(C2, C5)는 스위치(NMOS1)와 스위치(NMOS2)가 상기 인덕터 L1에 의해 밸런싱이 맞춰져 자동으로 셀의 정전전압이 복구되는 것을 특징으로 하는 바이패스 회로 기반의 전기 이중층 커패시터 셀(EDLC) 장치
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제1항에 있어서, 상기 제1 바이패스 스위치 (NMOS_PWD6_5)는 셀 밸런싱에는 사용되지 않고, 상기 제1-1 셀에 포함되는 소자들 중 상기 커패시터(C1, C7) 중에 고장이 나면, 온(ON)되어 바이패스 경로만을 제공하고, 상기 제2 바이패스 스위치 (NMOS_PWD6_6)는 셀 밸런싱에는 사용되지 않고, 상기 제2-2 셀에 포함되는 소자들 중 상기 커패시터(C3, C8) 중에 고장이 나면, 온(ON)되어 바이패스 경로만을 제공하는 것을 특징으로 하는 바이패스 회로 기반의 전기 이중층 커패시터 셀(EDLC) 장치
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