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평문블록의 모든 비트가 0인가를 검출함과 아울러 상기 평문블록을 난수열 블록과 혼합하여 그 혼합 블록의 모든 비트가 0인가를 검출하는 제 1 과정과, 상기 제 1 과정에서 평문블록의 모든 비트 및 혼합 블록의 모든 비트가 0이 아닌 경우에는 그 혼합 블록을 암호문 블록으로 송신하고, 혼합 블록의 모든 비트만이 0인 경우에는 그 혼합 블록 대신에 그에 대응하는 평문블록을 암호문 블록으로 송신하며, 평문블록의 모든 비트가 0인 경우에는 전,후 블록을 포함한 3개의 혼합 블록 대신에 그에 대응하는 3개의 평문블록을 암호문 블록으로 송신하는 제 2 과정과, 상기 송신된 암호문 블록을 수신받아 그 암호문 블록의 모든 비트가 0인가를 검출함과 아울러 상기 암호문 블록을 난수열 블록과 혼합하여 그 혼합 블록의 모든 비트가 0인가를 검출하는 제 3 과정과, 상기 제 3 과정에서 암호문 블록의 모든 비트 및 혼합 블록의 모든 비트가 0이 아닌 경우에는 그 혼합 블록을 복호문 블록으로 출력하고, 혼합 블록의 모든 비트만이 0인 경우에는 그 혼합 블록 대신에 그에 대응하는 암호문 블록을 복호문 블록으로 출력하며, 암호문 블록의 모든 비트가 0인 경우에는 전,후 블록을 포함한 3개의 혼합 블록 대신에 그에 대응하는 3개의 암호문 블록을 복호문 블록으로 출력하는 제 4 과정으로 이루어진 것을 특징으로 하는 동기식 스트림 암호의 동기방법
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평문블록을 송신 난수열 발생기에서 발생되는 난수열 블록과 혼합하는 제 1 합산기와, 상기 평문블록을 저장하여 출력하는 제 1 이동레지스터와, 상기 제 1 합산기의 혼합 블록을 저장하여 출력하는 제 2 이동레지스터와, 상기 제 1 이동레지스터에 저장된 평문블록의 모든 비트가 0인가를 검출하는 제 1 0 검출부와, 상기 제 2 이동레지스터에 저장된 혼합 블록의 모든 비트가 0인가를 검출하는 제 2 0 검출부와, 상기 제 1 0 검출부의 0 검출신호를 시스템 클럭의 2 주기 동안 유지 출력하는 제 1 0 검출유지부와, 상기 제 1 0 검출 유지부 및 제 2 0 검출부에서 0 검출신호가 출력되지 않는 상태에서만 상기 제 2 이동레지스터의 혼합 블록을 선택하여 출력하고 그 이외의 경우에는 상기 제 1 이동레지스터의 평문블록을 선택하여 출력하는 제1 멀티 플렉서와, 상기 제 1 이동레지스터의 평문블록을 저장하여 출력하는 제 3 이동레지스터와, 상기 제 1 멀티 플렉서에서 출력되는 블록을 저장하여 출력하는 제 4 이동레지스터와, 상기 제 1 0 검출 유지부에서 0 검출신호가 출력되는 상태에서는 그 이외의 경우에는 상기 제 4 이동레지스터의 블록을 선택하여 암호문 블록으로 송신하는 제 2 멀티 플렉서와, 상기 송신된 암호문 블록을 수신받아 수신 난수열 발생기에서 발생되는 난수열과 혼합하는 제 2 합산기와, 상기 암호문 블록을 저장하여 출력하는 제 5 이동레지스터와, 상기 제 2 합산기의 혼합 블록을 저장하여 출력하는 제 6 이동레지스터와, 상기 제 5 이동레지스터에 저장된 암호문 블록의 모든 비트가 0인가를 검출하는 제 3 0 검출부와, 상기 제 6 이동레지스터에 저장된 혼합 블록의 모든 비트가 0인가를 검출하는 제 4 0 검출부와, 상기 제 3 0 검출부의 0 검출신호를 시스템 클럭의 2 주기 동안 유지 출력하는 제 2 0 검출 유지부와, 상기 제 2 0 검출 유지부 및 제 4 0 검출부에서 0 검출신호가 출력되지 않는 상태에서만 상기 제 6 이동레지스터의 혼합 블록을 선택하여 출력하고 그 이외의 경우에는 상기 제 5 이동레지스터의 암호문 블록을 선택하여 출력하는 제 3 멀티 플렉서와, 상기 제 5 이동레지스터의 암호문 블록을 저장하여 출력하는 제 7 이동레지스터와, 상기 제 3 멀티 플렉서에서 출력되는 블록을 저장하여 출력하는 제 8 이동레지스터와, 상기 제 2 0 검출 유지부에서 0 검출신호가 출력되는 상태에서는 상기 제 7 이동레지스터의 암호문 블록을 선택하여 복호문 블록으로 출력하고 그 이외의 경우에는 상기 제 8 이동레지스터의 블록을 선택하여 복호문 블록으로 출력하는 제 4 멀티 플렉서로 구성하여 된 것을 특징으로 하는 동기식 스트림 암호의 동기장치
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제 3 항 또는 제 5 항에 있어서, 제1, 제2, 제3, 제4 0 검출부는 그 블록의 데이터를 반전 입력받아 앤드 조합하는 앤드게이트로 구성하여 된 것을 특징으로 하는 동기식 스트림 암호의 동기장치
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7 |
7
제 4 항 또는 제 5 항에 있어서, 제1, 제2, 제3, 제4 0 검출부는 그 블록의 데이터를 직접 입력받아 노아 조합하는 노아게이트로 구성하여 된 것을 특징으로 하는 동기식 스트림 암호의 동기장치
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