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SDRAM 메모리 콘트롤러의 동작모드를 설정하는 모드 레지스터 블록;
상기 모드 레지스터 블록의 설정에 따라 클럭 주파수(Sek_C_M), 읽기 클럭 스큐(Sek_C_R), 그리고 쓰기 클럭 스큐(Sek_C_W)를 생성하는 주파수 0026# 클럭 스큐 생성 블록;
클럭 신호(HCLK)와 상기 클럭 주파수(Sek_C_M)를 수신하여 제1 클럭 신호(HCLK_1), 제2 클럭 신호(HCLK_2)를 생성하는 클럭 주파수 생성 블록;
상기 제1 클럭 신호(HCLK_1)와 읽기 클럭 스큐(Sek_C_R)를 수신하여 읽기 클럭 신호(HCLK_R)를 생성하는 읽기 클럭 신호 생성 블록;
상기 제2 클럭 신호(HCLK_2)와 쓰기 클럭 스큐(Sek_C_W)를 수신하여 쓰기 클럭 신호(HCLK_W)를 생성하는 쓰기 클럭 신호 생성 블록;
쓰기선택신호(WRITE)에 의해 쓰기 데이터를 생성하거나, 상기 읽기 클럭 신호(HCLK_R)를 수신하여 읽기 데이터를 생성하는 데이터 생성 블록;
상기 클럭 주파수(Sek_C_M), 읽기 클럭 스큐(Sek_C_R), 그리고 쓰기 클럭 스큐(Sek_C_W)를 수신하여 쓰기 데이터, 테스트 SDRAM 신호, 그리고 비교 종료 신호(Compare Done)를 생성하는 테스트 SDRAM 신호 생성 0026# 쓰기 읽기 데이터 비교 블록; 및,
SDRAM 신호, 테스트 SDRAM 신호, 그리고 비교 종료 신호를 수신하여 최종 SDRAM 신호를 선택하는 SDRAM 신호 선택 블록을 포함하며,
상기 테스트 SDRAM 신호 생성 0026# 쓰기 읽기 데이터 비교 블록에서 생성된 비교 종료 신호(Compare Done)에 의해 주파수 0026# 클럭 스큐 생성 블록에서 생성되는 클럭 주파수(Sek_C_M), 읽기 클럭 스큐(Sek_C_R), 그리고 쓰기 클럭 스큐(Sek_C_W)를 바꾸어가면서 SDRAM을 테스트하여 적합한 클럭을 찾아내는 것을 특징으로 하는 메모리 콘트롤러
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청구항 1에 있어서,
상기 모드 레지스터 블록에서 모드는 제1 내지 제4 모드(00, 01, 10, 11)로 분류되고, 상기 제1 모드는 위상 고정 루프 클럭 생성기(PLL)를 사용하며, 상기 제2 모드는 프리스케일러(prescaler) 클럭 분주기를 사용하고, 상기 제3 모드는 클럭 주파수를 외부 클럭주파수 그대로 사용하고 클럭 스큐만 자동조절하며, 상기 제4 모드는 사용자가 지정하는 클럭 주파수 및 클럭 스큐를 사용하는 것을 특징으로 하는 메모리 콘트롤러
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3
청구항 1에 있어서,
상기 주파수 0026# 클럭 스큐 생성 블록은,
상기 비교 종료 신호에 의해 상기 클럭 주파수, 쓰기 클럭 스큐, 읽기 클럭 스큐를 순차적으로 바꾸는 선택 생성 블록(Selection Generation Block)과,
상기 선택 생성 블록에서 출력된 신호, 최종 SDRAM 신호, 그리고 사용자가 지정하는 클럭 주파수 및 클럭 스큐를 수신하여 적합한 클럭 주파수, 읽기 클럭 스큐, 그리고 쓰기 클럭 스큐를 선택하는 멀티플랙서
를 포함하는 것을 특징으로 하는 메모리 콘트롤러
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청구항 1에 있어서,
상기 클럭 주파수 생성 블록은,
클럭 주파수(Sek_C_M)와 클럭 신호(HCLK)를 수신하는 위상 고정 루프 클럭 생성기(PLL)와,
클럭 주파수(Sek_C_M)와 클럭 신호(HCLK)를 수신하는 프리스케일러(prescaler) 클럭 분주기와,
상기 위상 고정 루프 클럭 생성기(PLL)와 프리스케일러(prescaler) 클럭 분주기에서 출력된 신호를 수신하여 클럭 주파수를 생성하는 멀티플랙서
를 포함하는 것을 특징으로 하는 메모리 콘트롤러
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청구항 1에 있어서,
상기 데이터 생성 블록은,
쓰기선택신호(WRITE)에서 의해서 쓰기데이터(WDATA)를 생성하여 외부의 SDRAM 데이터 신호 DQ으로 전송하는 버퍼와,
읽기 클럭 신호(HCLK_R)와 상기 SDRAM 데이터 신호 DQ로부터 받은 신호(DQ_D)를 수신하여 읽기 데이터를 생성하는 플립플롭(F/F)
을 포함하는 것을 특징으로 하는 메모리 콘트롤러
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청구항 1에 있어서,
상기 읽기 클럭 신호 생성 블록은,
딜레이된 클럭 스큐를 인위적으로 생성하는 딜레이 셀과,
읽기 클럭 스큐(Sek_C_R)와, 상기 딜레이 셀에 의해 딜레이된 제1 클럭 신호(HCLK_1)들을 수신한 후, 적합한 제1 클럭 신호를 선택하여 읽기 클럭 신호(HCLK_R)를 생성하는 멀티플랙서를 포함하는 것을 특징으로 하는 메모리 콘트롤러
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7
청구항 1에 있어서,
상기 쓰기 클럭 신호 생성 블록은,
딜레이된 클럭 스큐를 인위적으로 생성하는 딜레이 셀과,
쓰기 클럭 스큐(Sek_C_W)와, 상기 딜레이 셀에 의해 딜레이된 제2 클럭 신호(HCLK_2)들을 수신한 후, 적합한 제2 클럭 신호를 선택하여 쓰기 클럭 신호(HCLK_W)를 생성하는 멀티플랙서를 포함하는 것을 특징으로 하는 메모리 콘트롤러
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8
청구항 1에 있어서,
상기 테스트 SDRAM 신호 생성 0026# 쓰기 읽기 데이터 비교 블록은,
클럭 주파수(Sek_C_M), 읽기 클럭 스큐(Sek_C_R), 그리고 쓰기 클럭 스큐(Sek_C_W)를 저장하는 테스트 결과 저장 메모리와,
쓰기 데이터 및 테스트 SDRAM 신호를 SDRAM으로 전송하는 SDRAM 신호 생성 블록과,
읽기 데이터와 상기 쓰기 데이터를 비교하여 비교 종료 신호(Compare Done)를 상기 SDRAM 신호 생성 블록과 상기 주파수 0026# 클럭 스큐 생성 블록으로 전송하는 쓰기 읽기 데이터 비교 블록 및,
최종적으로 적합한 클럭 주파수(Sek_C_M), 읽기 클럭 스큐(Sek_C_R), 그리고 쓰기 클럭 스큐(Sek_C_W)를 결정하는 주파수 및 클럭 스큐 결정 블록을 포함하는 것을 특징으로 하는 메모리 콘트롤러
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청구항 8에 있어서,
상기 SDRAM 신호 생성 블록(82)에서 생성되는 쓰기 데이터는 랜덤(Random) 데이터 생성부를 이용하여 같은 값이 반복되지 않도록 하는 것을 특징으로 하는 메모리 콘트롤러
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