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비대칭 도핑 폴리-실리콘 게이트 구조의 다중 게이트 전계효과 트랜지스터 및 제조 방법

  • 기술번호 : KST2015158411
  • 담당센터 : 인천기술혁신센터
  • 전화번호 : 032-420-3580
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요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 다중 게이트 전계 효과 트랜지스터를 형성하는 방법 중 채널을 둘러싸고 있는 폴리실리콘 영역을 제1게이트 제2게이트 부분으로 구분하고, 각각의 영역을 비대칭 도핑하여 문턱전압의 조절 및 누설 전류를 최소화하는 단계를 포함한다.반도체, 폴리실리콘, MuGFET
Int. CL H01L 29/78 (2006.01) H01L 21/336 (2006.01)
CPC H01L 29/66795(2013.01) H01L 29/66795(2013.01) H01L 29/66795(2013.01)
출원번호/일자 1020070037188 (2007.04.17)
출원인 인하대학교 산학협력단
등록번호/일자
공개번호/일자 10-2008-0093472 (2008.10.22) 문서열기
공고번호/일자
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태 취하
심사진행상태 수리
심판사항
구분
원출원번호/일자
관련 출원번호
심사청구여부/일자 N
심사청구항수 1

출원인

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번호 이름 국적 주소
1 인하대학교 산학협력단 대한민국 인천광역시 미추홀구

발명자

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번호 이름 국적 주소
1 원태영 대한민국 경기도 화성시
2 김한건 대한민국 경기도 부천시 소사구
3 양승수 대한민국 인천광역시 남구
4 안홍선 대한민국 인천광역시 연수구

대리인

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최종권리자

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번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 특허출원서
Patent Application		 2007.04.17 수리 (Accepted) 1-1-2007-0290046-13
2 출원인변경신고서
Applicant change Notification		 2007.05.17 수리 (Accepted) 1-1-2007-5047273-65
3 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2008.03.07 수리 (Accepted) 4-1-2008-0003929-31
4 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2008.06.12 수리 (Accepted) 4-1-2008-5093865-89
5 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2009.11.17 수리 (Accepted) 4-1-2009-5220324-82
6 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2015.07.22 수리 (Accepted) 4-1-2015-5098802-16
7 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2016.09.05 수리 (Accepted) 4-1-2016-5127132-49
8 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2018.03.02 수리 (Accepted) 4-1-2018-5036549-31
9 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2018.12.27 수리 (Accepted) 4-1-2018-5266647-91
번호, 청구항의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 청구항 표입니다.
번호 청구항
1 1
폴리실리콘을 비대칭 도핑하여 다중 게이트 전계효과 트랜지스터를 제작하는데 있어서,(a) 핀위의 폴리실리콘층을 리소그래피 공정을 통해 트렌치가 형성될 위치를 정의하는 마스크 패턴을 형성하는 단계;(b) 상기 마스크 패턴을 마스크로 해서 노출된 제1 게이트 부분의 폴리실리콘 부분을 스퍼터 방식으로 도핑하고 단계;(c) 상기 단계 형성된 트렌치에 대해서 제2 게이트 부분의 폴리실리콘 분분을 트렌치 바닥면에 노출되도록 트렌치의 측벽에 스페이서를 형성하는 단계;및(d) 상기 노출된 제2 게이트 부분의 폴리실리콘 부분을 스퍼터 방식으로 도핑하고 의 실리콘 막을 동시에 존재하도록 형성하는 단계;를 포함하는 반도체 소자 제조 방법
지정국 정보가 없습니다
패밀리정보가 없습니다
국가 R&D 정보가 없습니다.