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음 미분 전도도를 갖는 반도체 소자의 제조 방법

  • 기술번호 : KST2015160568
  • 담당센터 : 서울동부기술혁신센터
  • 전화번호 : 02-2155-3662
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요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 본 발명은 음 미분 전도도를 갖는 반도체 소자의 제조방법에 관한 것으로, SOI(Silicon-On-Insulator)기판을 이용하여 제조 공정을 간단히 할 수 있고, 채널에 주입되는 불순물 농도를 전자나 정공이 존재할 수 있는 유효 상태 농도보다 높게 주입함으로써, P+-N+ 접합 장벽을 터널링 장벽으로 이용하여 터널링 소자를 구현할 수 있고, 상온에서 음 미분 전도도 특성을 구현할 수 있는 장점이 있어, 전압에 따라 온(On)/오프(Off)할 수 있는 소자를 사용하는 SRAM 또는 로직 디바이스에 적용할 수 있는 효과가 있다.더불어, 본 발명의 제조 방법은 소자의 축소화가 용이하고, 공정의 재현성과 양산성을 확보할 수 있으며, 이와 동시에 게이트, 소스/드레인 및 채널 영역이 자기 정렬되어 형성됨으로, 게이트 피치 또한 줄일 수 있는 효과가 발생한다.게다가, 본 발명에 의해 제조된 반도체 소자는 채널 부분을 양자점으로 하고, 소스/드레인과 채널 사이에 존재하는 두 개의 P+-N+ 접합을 터널링 장벽으로 이용하여 단전자 트랜지스터의 특성도 구현할 수 있는 효과도 발생한다.음, 미분, 전도도, 반도체, 터널링, 단전자
Int. CL H01L 21/8244 (2006.01)
CPC
출원번호/일자 1020020039146 (2002.07.06)
출원인 재단법인서울대학교산학협력재단
등록번호/일자 10-0444270-0000 (2004.08.03)
공개번호/일자 10-2004-0004916 (2004.01.16) 문서열기
공고번호/일자 (20040812) 문서열기
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태 등록
심사진행상태 수리
심판사항
구분
원출원번호/일자
관련 출원번호
심사청구여부/일자 Y (2002.07.06)
심사청구항수 14

출원인

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번호 이름 국적 주소
1 재단법인서울대학교산학협력재단 대한민국 서울특별시 관악구

발명자

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번호 이름 국적 주소
1 박병국 대한민국 서울 관악구
2 이종덕 대한민국 서울 동작구
3 김경록 대한민국 서울특별시 강동구

대리인

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최종권리자

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1 재단법인서울대학교산학협력재단 대한민국 서울특별시 관악구
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번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 특허출원서
Patent Application		 2002.07.06 수리 (Accepted) 1-1-2002-0215899-55
2 보정통지서
Request for Amendment		 2002.07.09 발송취소 (Cancellation of dispatch) 1-5-2002-0048799-18
3 서지사항 보정서
Amendment to Bibliographic items		 2002.07.11 수리 (Accepted) 1-1-2002-0221381-14
4 명세서 등 보정서
Amendment to Description, etc.		 2003.05.21 보정승인간주 (Regarded as an acceptance of amendment) 1-1-2003-0180709-24
5 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2003.08.08 수리 (Accepted) 4-1-2003-5049987-91
6 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2004.01.13 수리 (Accepted) 4-1-2004-5002372-22
7 선행기술조사의뢰서
Request for Prior Art Search		 2004.02.11 수리 (Accepted) 9-1-9999-9999999-89
8 선행기술조사보고서
Report of Prior Art Search		 2004.03.12 수리 (Accepted) 9-1-2004-0014844-74
9 등록결정서
Decision to grant		 2004.04.30 발송처리완료 (Completion of Transmission) 9-5-2004-0172033-17
10 출원인변경신고서
Applicant change Notification		 2004.07.13 수리 (Accepted) 1-1-2004-5104227-32
11 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2008.01.29 수리 (Accepted) 4-1-2008-5015497-73
12 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2014.08.22 수리 (Accepted) 4-1-2014-5100909-62
13 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2015.03.20 수리 (Accepted) 4-1-2015-5036045-28
번호, 청구항의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 청구항 표입니다.
번호 청구항
1 1

실리콘 지지대, 매몰 산화막과 단결정 실리콘층이 순차적으로 이루어진 SOI(Silicon on Insulator)기판의 단결정 실리콘층을 식각하여 각각 이격된 소스 영역과 드레인 영역을 형성하고, 상기 소스 및 드레인 영역과 각각 연결된 미세 선폭을 가지는 채널 영역을 형성하는 제 1 단계와;

상기 소스 영역, 채널 영역과 드레인 영역의 상부에 전자 또는 정공이 존재할 수 있는 유효 상태 농도보다 높은 농도로 이온 주입하여 채널 영역에 불순물을 주입하는 제 2 단계와;

상기 소스 영역, 채널 영역, 드레인 영역과 매몰 산화막의 상부에 제 1 절연막을 형성하고 식각하여 상기 소스영역, 채널 영역 및 드레인 영역의 측면에 측벽 스페이서를 형성하고, 상기 소스 영역, 채널 영역, 드레인 영역과 측벽 스페이서를 포함하는 전면에 제 2 절연막을 형성하여, 채널 영역 상부에 게이트 절연막을 형성하는 제 3 단계와;

상기 제 2 절연막의 상부를 포함하는 전면에 게이트 물질을 증착하고, 상기 증착된 게이트 물질을 식각하여 채널 영역과 수직한 방향으로 미세 선폭을 가지는 게이트를 형성하는 제 4 단계와;

상기 소스 영역과 드레인 영역에 상기 제 2 단계의 불순물과 반대의 극성의 불순물 이온을 주입하는 제 5 단계로 구성된 음미분 전도도를 갖는 반도체 소자의 제조방법

2 2

제 1 항에 있어서,

상기 제 2 단계의 불순물은 P형 불순물이고, 제 5 단계의 불순물은 N형 불순물인 것을 특징으로 하는 음미분 전도도를 갖는 반도체 소자의 제조방법

3 3

제 1 항에 있어서,

상기 제 2 단계의 불순물은 N형 불순물이고, 제 5 단계의 불순물은 P형 불순물인 것을 특징으로 하는 음미분 전도도를 갖는 반도체 소자의 제조방법

4 4

제 2 항 또는 제 3 항에 있어서,

상기 P 형 불순물은 B, BF2+와 In 중 선택된 어느 하나이고, 상기 N형 불순물은 As2+, As와 P 중 선택된 어느 하나인 것을 특징으로 하는 음미분 전도도를 갖는 반도체 소자의 제조방법

5 5

제 1 항에 있어서,

상기 제 1 단계에서 단결정 실리콘의 식각과 제 4 단계에서 게이트 물질의 식각은 전자선 묘화 방법 또는 측벽을 이용한 미세 패터닝 기술로 식각하는 것을 특징으로 하는 음미분 전도도를 갖는 반도체 소자의 제조방법

6 6

제 1 항에 있어서,

상기 제 4 단계의 게이트 물질은 다결정 또는 비정질 실리콘인 것을 특징으로 하는 음미분 전도도를 갖는 반도체 소자의 제조방법

7 7

제 1 항에 있어서,

상기 제 4 단계와 제 5 단계의 사이에,

상기 소스 영역, 게이트, 드레인 영역과 매몰 산화막이 포함하는 전면을 덮도록 절연막을 형성하고, 상기 절연막을 식각하여, 게이트 측면에 측벽 스페이서를 형성하는 단계가 더 구비된 것을 특징으로 하는 음미분 전도도를 갖는 반도체 소자의 제조방법

8 8

제 1 항에 있어서,

상기 절연막은 SiO2, SiN과 N2O 중 선택된 어느 하나 인 것을 특징으로 하는 음미분 전도도를 갖는 반도체 소자의 제조방법

9 9

실리콘 지지대, 매몰 산화막과 단결정 실리콘층이 순차적으로 이루어진 SOI(Silicon on Insulator)기판의 단결정 실리콘층을 식각하여 각각 이격된 소스 영역과 드레인 영역을 형성하고, 상기 소스 및 드레인 영역과 각각 연결된 미세 선폭을 가지는 채널 영역을 형성하는 제 1 단계와;

상기 소스 영역, 채널 영역과 드레인 영역의 상부에 전자 또는 정공이 존재할 수 있는 유효 상태 농도보다 높은 농도로 이온 주입하여 소스 및 드레인 영역에 불순물을 주입하는 제 2 단계와;

상기 소스 영역, 채널 영역, 드레인 영역과 매몰 산화막의 상부에 제 1 절연막을 형성하고 식각하여 상기 소스 영역, 채널 영역 및 드레인 영역의 측면에 측벽 스페이서를 형성하는 제 3 단계와;

상기 소스 영역, 채널 영역, 드레인 영역, 제 1 절연막으로 된 측벽 스페이서와 매몰 산화막의 상부를 포함하는 전면에 제 2 절연막을 증착하고, 상기 채널 영역과 수직한 방향으로 상기 제 2 절연막을 식각하여 상기 채널 영역을 노출시키는 제 4 단계와;

상기 제 2 단계의 불순물과 반대의 극성의 불순물 이온을 유효 상태 농도보다 높은 농도로 상기 채널 영역에 주입하는 제 5 단계와;

상기 채널 영역의 상부에 게이트 절연막을 형성하고, 상기 채널 영역과 게이트 절연막의 상부에 게이트 물질을 증착하여, 게이트를 형성하는 제 6 단계로 구성된 음미분 전도도를 갖는 반도체 소자의 제조방법

10 10

제 9 항에 있어서,

상기 제 6 단계에는, 게이트 물질을 증착한 후에, 증착된 게이트 물질을 평탄화시키는 공정이 포함된 것을 특징으로 하는 음미분 전도도를 갖는 반도체 소자의 제조방법

11 11

제 10 항에 있어서,

상기 증착된 게이트 물질을 평탄화시키는 공정은 에치백(Etch-back) 공정 또는 CMP(Chemical Mechanical Polishing) 공정인 것을 특징으로 하는 음미분 전도도를 갖는 반도체 소자의 제조방법

12 12

제 9 항에 있어서,

상기 제 1과 2 절연막은 SiO2, SiN과 N2O 중 선택된 어느 하나 인 것을 특징으로 하는 음미분 전도도를 갖는 반도체 소자의 제조방법

13 13

제 9 항에 있어서,

상기 제 1 단계에서 단결정 실리콘의 식각과 제 6 단계에서 게이트 물질의 식각은 전자선 묘화 방법 또는 측벽을 이용한 미세 패터닝 기술로 식각하는 것을 특징으로 하는 음미분 전도도를 갖는 반도체 소자의 제조방법

14 14

제 9 항에 있어서,

상기 제 6 단계의 게이트 물질은 다결정 또는 비정질 실리콘인 것을 특징으로 하는 음미분 전도도를 갖는 반도체 소자의 제조방법

지정국 정보가 없습니다
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순번 패밀리번호 국가코드 국가명 종류
1 US06800511 US 미국 FAMILY
2 US20040097023 US 미국 FAMILY

DOCDB 패밀리 정보

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순번 패밀리번호 국가코드 국가명 종류
1 US2004097023 US 미국 DOCDBFAMILY
2 US6800511 US 미국 DOCDBFAMILY
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