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선택적 에피성장법을 이용한 실리콘 카바이드 반도체 소자의 제작방법

  • 기술번호 : KST2015163222
  • 담당센터 : 부산기술혁신센터
  • 전화번호 : 051-606-6561
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요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 실리콘 카바이드 반도체 소자의 제작방법에 있어서, 제 1도전형의 실리콘 카바이드 단결정 기판의 특정한 부위를 소정의 마스크층으로 한정한 후 건식식각으로 여타 부위를 적절한 깊이로 식각하고, 이온주입으로 메사 하부 게이트 영역을 형성하는 제 1단계와; 실리콘 카바이드의 선택적 에피성장법으로 마스크층으로 한정된 부위 이외의 부분에 제 2도전형으로 도핑된 실리콘 카바이드 에피막을 성장시켜 메사 측면 게이트 영역을 형성하는 제 2단계와; 소오스 전극, 게이트 전극, 드레인 전극을 형성하는 제 3단계;를 포함하여 이루어지는 것을 특징으로 하는 선택적 에피성장법을 이용한 실리콘 카바이드 반도체 소자의 제작방법을 기술적 요지로 한다. 이에 의해 선택적 에피성장 기술을 이용함으로써, 이온주입에 의한 격자손상 없이 메사 측면에 제 2도전형의 게이트 영역을 형성하여 결과적으로 높은 전압을 견딜 수 있는 실리콘 카바이드 접합전계효과 트랜지스터를 제작할 수 있으며, 공정의 단순화로 인해 비용을 절감시키는 이점이 있다. 선택적 에피성장 실리콘 카바이드 반도체 메사
Int. CL H01L 29/772 (2006.01) H01L 21/336 (2006.01) H01L 21/335 (2006.01) H01L 29/768 (2006.01)
CPC H01L 29/1608(2013.01) H01L 29/1608(2013.01) H01L 29/1608(2013.01) H01L 29/1608(2013.01)
출원번호/일자 1020080093576 (2008.09.24)
출원인 한국전기연구원
등록번호/일자
공개번호/일자 10-2010-0034440 (2010.04.01) 문서열기
공고번호/일자
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태 거절
심사진행상태 수리
심판사항
구분 신규
원출원번호/일자
관련 출원번호
심사청구여부/일자 Y (2008.09.24)
심사청구항수 4

출원인

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번호 이름 국적 주소
1 한국전기연구원 대한민국 경상남도 창원시 성산구

발명자

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번호 이름 국적 주소
1 주성재 대한민국 경상남도 창원시
2 김남균 대한민국 경상남도 창원시
3 김상철 대한민국 경상남도 창원시
4 강인호 대한민국 경상남도 진주시
5 방 욱 대한민국 경상남도 창원시

대리인

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번호 이름 국적 주소
1 특허법인부경 대한민국 부산광역시 연제구 법원남로**번길 **, *층 (거제동, 대한타워)

최종권리자

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번호 이름 국적 주소
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번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 [특허출원]특허출원서
[Patent Application] Patent Application		 2008.09.24 수리 (Accepted) 1-1-2008-0670490-19
2 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2009.11.17 수리 (Accepted) 4-1-2009-5220117-37
3 의견제출통지서
Notification of reason for refusal		 2010.08.31 발송처리완료 (Completion of Transmission) 9-5-2010-0385208-47
4 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2010.11.08 수리 (Accepted) 4-1-2010-5207456-63
5 거절결정서
Decision to Refuse a Patent		 2011.01.07 발송처리완료 (Completion of Transmission) 9-5-2011-0013035-11
6 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2015.02.04 수리 (Accepted) 4-1-2015-0006987-25
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번호 청구항
1 1
실리콘 카바이드 반도체 소자의 제작방법에 있어서, 제 1도전형의 실리콘 카바이드 기판(100)의 특정한 부위를 선택적 에피성장 마스크층(120)으로 한정한 후 건식식각으로 여타 부위를 적절한 깊이로 식각하고, 이온주입으로 메사 하부 게이트 영역(12)을 형성하는 제 1단계와; 실리콘 카바이드의 선택적 에피성장법으로 상기 선택적 에피성장 마스크층(120)으로 한정된 부위 이외의 부분에 제 2도전형으로 도핑된 실리콘 카바이드 에피막(130)을 성장시켜 메사 측면 게이트 영역(18)을 형성하는 제 2단계와; 소오스 전극(1), 게이트 전극(2), 드레인 전극(3)을 형성하는 제 3단계;를 포함하여 이루어지는 것을 특징으로 하는 선택적 에피성장법을 이용한 실리콘 카바이드 반도체 소자의 제작방법
2 2
제 1항에 있어서, 상기 제 1단계는, 상기 메사 하부 게이트 영역(12)을 형성하기 위한 이온주입 공정을 생략함을 특징으로 하는 선택적 에피성장법을 이용한 실리콘 카바이드 반도체 소자의 제작방법
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제 1항에 있어서, 상기 선택적 에피성장 마스크층(120)이 탄탈륨 카바이드(TaC)를 포함하는 것을 특징으로 하는 선택적 에피성장법을 이용한 실리콘 카바이드 반도체 소자의 제작방법
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제 1항 내지 제 3항 중의 어느 한 항에 있어서, 상기 제 2단계 종료 후 탄탈륨 카바이드 재질의 선택적 에피성장 마스크층(120)을 제거하지 않고 제 3단계에서 소오스 전극(1)으로서 이용하는 것을 특징으로 하는 선택적 에피성장법을 이용한 실리콘 카바이드 반도체 소자의 제작방법
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