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플레이너형 절연게이트 바이폴라 트랜지스터
- 기술번호 : KST2015163516
- 담당센터 : 부산기술혁신센터
- 전화번호 : 051-606-6561
| 요약 | 본 발명은 절연게이트 바이폴라 트랜지스터에 관한 것으로서, 불순물의 농도가 5E18 ~ 5E19cm-3 범위의 제2도전형 실리콘 기판과; 상기 실리콘 기판의 상면에 형성되는 제1도전형 실리콘 제1에피박막층과; 상기 제1에피박막층의 표면에 형성되며, 두께 0.5 ~ 2㎛의 패터닝된 매몰산화막과; 상기 열산화막과 상기 제1에피박막층 상부에 형성되어 상기 열산화막을 매몰형성시키는 제1도전형 실리콘 제2에피박막층과; 상기 열산화막 상부 영역의 상기 제2에피박막층 내에 형성되는 p-베이스와 n-에미터 영역으로 구성되는 MOSFET 영역과; 상기 MOSFET 영역 상부 및 상기 제2에피박막층 상부에 형성되는 게이트 산화막 및 폴리실리콘 게이트 전극과; 상기 n-에미터 상부에 연속되어 상기 폴리실리콘 게이트 전극 상부에 형성되어 상기 폴리실리콘 게이트 전극과 상기 n-에미터를 전기적으로 절연하기 위한 절연산화막과; 알루미늄 금속의 증착을 통해 상기 n-에미터 영역 상부에 형성되는 에미터 전극 및 상기 실리콘 기판의 후면에 형성되는 콜렉터 전극;을 포함하여 구성되는 것을 특징으로 하는 플레이너형 절연게이트 바이폴라 트랜지스터를 기술적 요지로 한다. 이에 따라, p-베이스 영역의 하부에 형성된 매몰 산화막에 의해 절연게이트 바이폴라 트랜지스터의 게이트에 양의 전압이 인가된 후에 사이리스터 구조를 통한 전류흐름을 방지하여 절연게이트 바이폴라 트랜지스터의 래치-업 특성을 방지하고, 사이리스터 영역으로의 정공 흐름의 방지함으로써 실리콘 기판에서 주입되는 정공으로 인한 n-드리프트 영역의 전도도변조 효과가 커지게 되어 절연게이트 바이폴라 트랜지스터소자의 온상태 전압강하를 낮게 유지할 수 있는 이점이 있다. 전력반도체 절연게이트 바이폴라 트랜지스터 IGBT 온-전압 |
|---|---|
| Int. CL | H01L 29/73 (2006.01) |
| CPC | H01L 29/7395(2013.01) H01L 29/7395(2013.01) H01L 29/7395(2013.01) H01L 29/7395(2013.01) |
| 출원번호/일자 | 1020080076299 (2008.08.05) |
| 출원인 | 한국전기연구원 |
| 등록번호/일자 | 10-0977413-0000 (2010.08.17) |
| 공개번호/일자 | 10-2010-0016709 (2010.02.16) 문서열기 |
| 공고번호/일자 | (20100824) 문서열기 |
| 국제출원번호/일자 | |
| 국제공개번호/일자 | |
| 우선권정보 | |
| 법적상태 | 소멸 |
| 심사진행상태 | 수리 |
| 심판사항 | |
| 구분 | 신규 |
| 원출원번호/일자 | |
| 관련 출원번호 | |
| 심사청구여부/일자 | Y (2008.08.05) |
| 심사청구항수 | 6 |