| 요약 |
본 발명은 역률 보상 회로에 관한 것으로, 본 발명의 일면에 따른 역률 보상 회로는 외부로부터 입력되는 입력신호를 전압분배한 기준 전압 신호가 기설정된 임계 전압값 이하인 경우를 왜곡 예상 구간으로 설정하고 임계 전압값을 초과하는 경우를 정상 구간으로 설정하는 구간 설정부와, 기준 전압 신호의 입력에 대응하여 출력되는 펄스폭 변조 신호를 검출하여 펄스폭 변조 신호에 따른 전류의 전류값이 기설정된 임계값 이하가 되는 경우 영 전류 검출신호를 출력하는 영 전류 검출부와, 기설정된 비트수를 최고 비트수에서 최저 비트수까지 비트수를 감소시킨후 최저 비트수에서 최고 비트수까지 비트수를 증가시키되, 비트수의 증감에 따라 주파수를 증감시켜 비트수 및 주파수에 따라 온 및 오프를 반복하도록 하는 왜곡 보정 신호를 생성하는 왜곡 보정부와, 정상 구간에 있어서 영 전류 검출 신호를 선택하고, 왜곡 예상 구간에 있어서 왜곡 보정 신호를 선택하여 셋 신호를 생성하는 셋 신호 생성부와, 셋 입력과 리셋 입력에 기초한 논리 연산을 수행에 따른 상태값을 출력하는 것이며, 셋 입력에서 셋 신호를 입력받는 RS 래치부와, 상태값에 기초하여 펄스폭 변조 신호를 생성하고 펄스폭 변조 신호에 따라 트랜지스터를 온 및 오프하는데 따른 전류를 출력하는 펄스폭 변조부를 포함한다.
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