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입력되는 정보 비트 벡터를 부호율에 따라 분리하여 저장하는 단계;상기 저장단계에 의해 저장된 값과 패리티 검사 행렬을 이용하여 상기 패리티 검사 행렬과 상기 정보 비트 벡터의 곱연산 구조로 곱연산을 수행하는 단계; 및상기 곱연산 수행단계에 의한 결과에 기초하여 제1 패리티 벡터 및 제2 패리티 벡터를 산출하는 단계를 포함하는 것을 특징으로 하는 정보 비트 변화에 따른 가변 부호율 LDPC 부호의 부호화기 설계방법
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제 1항에 있어서,상기 저장단계는,입력되는 상기 정보 비트 벡터 로부터 부호율에 따라 을 분리 저장하되, 각각을 24 단위 크기의 벡터들로 나누어 형태로 각각 원형 시프트 레지스터에 저장하는 것을 특징으로 하는 정보 비트 변화에 따른 가변 부호율 LDPC 부호의 부호화기 설계방법
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제 2항에 있어서,상기 저장단계는,24 클럭 동안 수행 완료되는 것을 특징으로 하는 정보 비트 변화에 따른 가변 부호율 LDPC 부호의 부호화기 설계방법
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제 2항에 있어서,상기 곱연산 수행단계는,상기 로부터 읽어오는 위치가 상기 패리티 검사 행렬의 기반 행렬에 의해 정해진 상태로 탭이 고정 연결되어 있으며, 24 클럭 동안 순차적으로 각각의 상기 가 원형 시프트 되면서 탭 연결 조합에 따라 XOR연산이 이루어지는 것을 특징으로 하는 정보 비트 변화에 따른 가변 부호율 LDPC 부호의 부호화기 설계방법
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제 4항에 있어서,상기 곱연산 수행단계는,상기 XOR연산의 결과를 상기 24 클럭 동안 24 비트 크기의 메모리 M_Product_1 ~ M_Product_12에 저장하는 것을 특징으로 하는 정보 비트 변화에 따른 가변 부호율 LDPC 부호의 부호화기 설계방법
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제 5항에 있어서,상기 곱연산 수행단계는,상기 24 클럭 동안 11개의 A 부분 출력을 XOR합산하여 24 비트 크기의 메모리 M_Sum_A에 순차적으로 저장하고 나머지 1개의 C 부분 출력은 M_Sum_C에 순차적으로 저장하는 것을 특징으로 하는 정보 비트 변화에 따른 가변 부호율 LDPC 부호의 부호화기 설계방법
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제 6항에 있어서,상기 제1 패리티 벡터 및 상기 제2 패리티 벡터 산출단계는,상기 M_Sum_A와 상기 M_Sum_C를 각각 5만큼 위치 이동시켜 상기 24 클럭 동안 XOR합산하여 24 비트 크기의 상기 제1 패리티 벡터 을 산출하는 단계를 포함하는 것을 특징으로 하는 정보 비트 변화에 따른 가변 부호율 LDPC 부호의 부호화기 설계방법
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제 7항에 있어서,상기 제1 패리티 벡터 산출단계는,상기 24 클럭을 11 클럭 + 1 클럭 + 5 클럭 + 6 클럭 + 1 클럭으로 분할하며, 첫 11 클럭에는, 24 비트 크기의 M_Product_1 ~ M_Product_11에 24 단위 병렬화 형태로 순차적으로 XOR합산하여 각각 24 비트 크기의 M_temp_1 ~ M_temp_11에 저장하고, 이후 1 클럭 동안 M_Sum_C를 22만큼 위치 이동시켜 24 단위 병렬화 형태로 M_4_1에 저장하며, 다시 5 클럭 동안에는, 22만큼 위치 이동시킨 24 단위 병렬화된 M_Sum_A와 상기 M_temp_1 ~ M_temp_5 간의 XOR합을, 다시 6 클럭 동안에는, 22만큼 위치 이동시킨 24 단위 병렬화된 M_Sum_A와 상기 M_temp_6 ~ M_temp_11 및 M_temp_11(M_Product_1부터 M_Product_11까지의 총 XOR 합산으로서) 간의 XOR합을 계산하여 M_3_1 ~ M_3_11에 저장하고, 마지막으로 1 클럭 동안 24 단위 병렬화된 형태로 M_4_1과 M_Sum_C의 XOR합을 계산하여 M_4_2에 저장하는 것을 특징으로 하는 정보 비트 변화에 따른 가변 부호율 LDPC 부호의 부호화기 설계방법
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제 8항에 있어서,상기 제1 패리티 벡터 및 상기 제2 패리티 벡터 산출단계는,다시 24 클럭 동안 M_3_1 ~ M_3_5와 M_4_1과의 XOR합과 M_3_6 ~ M_3_11과 M_4_2의 XOR합을 계산하여 상기 제2 패리티 벡터 를 산출하는 단계를 더 포함하는 것을 특징으로 하는 정보 비트 변화에 따른 가변 부호율 LDPC 부호의 부호화기 설계방법
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입력되는 정보 비트 벡터를 부호율에 따라 분리하여 저장하는 정보 비트 벡터 분리저장부;상기 정보 비트 벡터 분리저장부에 의해 저장된 값과 패리티 검사 행렬을 이용하여 상기 패리티 검사 행렬과 상기 정보 비트 벡터의 곱연산 구조로 곱연산을 수행하는 곱연산 수행부;상기 곱연산 수행부에 의한 결과에 기초하여 제1 패리티 벡터를 산출하는 제1 패리티 벡터 산출부; 및상기 제1 패리티 벡터 산출부에 의해 산출된 결과에 기초하여 제2 패리티 벡터를 산출하는 제2 패리티 벡터 산출부를 포함하는 것을 특징으로 하는 정보 비트 변화에 따른 가변 부호율 LDPC 부호의 부호화기
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