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제1클럭신호에 응답하여 인에이블되고, 상기 제1클럭신호와 제2클럭신호사이의 전압 차를 센싱하여 제1 및 제2신호들을 발생하는 센스 증폭기; 및 상기 제1 및 제2신호들을 래치하여 업 및 다운 신호들을 발생하는 래치를 구비하고, 상기 제2클럭신호는 상기 제1클럭신호의 천이를 따라서 천이하는 클럭신호인 것을 특징으로 하는 위상 검출기
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제1항에 있어서, 상기 센스 증폭기는 프리차지시에 상기 제1클럭신호에 응답하여 제1노드 및 제2노드를 프리차지하는 프리차지 회로; 상기 프리차지시에 상기 제1노드 및 상기 제2노드가 프리차지되면 제3노드 및 제4노드를 프리차지하고, 센싱시에 상기 제3노드 및 상기 제4노드의 레벨 변화에 따라 상기 제1노드 및 상기 제2노드의 레벨을 변화하고 증폭하는 증폭부; 상기 프리차지시에 상기 제2클럭신호에 응답하여 제5노드를 프리차지하고, 상기 센싱시에 상기 제1클럭신호 및 상기 제2클럭신호의 전압 차를 센싱하여 상기 제3노드 및 상기 제4노드의 레벨을 변화하는 센싱 입력부; 및 상기 센싱시에 상기 제1클럭신호에 응답하여 상기 센싱 입력부의 동작을 인에이블하는 센싱 인에이블 회로를 구비하고, 상기 제1노드를 통하여 상기 제1신호를 발생하고, 상기 제2노드를 통하여 상기 제2신호를 발생하는 것을 특징으로 하는 위상 검출기
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3
제2항에 있어서, 상기 센스 증폭기는 상기 제3노드와 제4노드사이에 전하를 전송하기 위한 전하 전송 트랜지스터를 더 구비하는 것을 특징으로 하는 위상 검출기
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4
제2항에 있어서, 상기 센스 증폭기는 상기 제2클럭신호 입력단자에 상기 제1클럭신호 입력단자와의 부하를 맞추기 위한 더미부를 더 구비하는 것을 특징으로 하는 위상 검출기
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5
제2항에 있어서, 상기 래치는 상기 제1신호가 활성화되면 상기 다운 신호를 활성화하고, 상기 제2신호가 활성화되면 상기 업 신호를 활성화하는 것을 특징으로 하는 위상 검출기
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6
제1클럭신호에 응답하여 인에이블되고, 상기 제1클럭신호와 제2클럭신호사이의 전압 차를 센싱하여 제1 및 제2신호들을 발생하는 센스 증폭기와, 상기 제1 및 제2신호들을 래치하여 업 및 다운 신호들을 발생하는 래치를 구비하는 위상 검출기; 상기 업 신호와 상기 다운 신호를 입력하여 동기를 검출하여 동기 신호를 발생하는 동기 검출기; 상기 동기 신호가 활성화되지 않으면 인에이블되어 상기 업 신호에 응답하여 업 카운팅을 수행하고 상기 다운 신호에 응답하여 다운 카운팅을 수행하여 제1지연 제어신호를 발생하는 제1카운터; 상기 동기 신호가 활성화되면 인에이블되어 상기 업 신호에 응답하여 업 카운팅을 수행하고 상기 다운 신호에 응답하여 다운 카운팅을 수행하여 제2지연 제어신호를 발생하는 제2카운터; 상기 제2지연 제어신호를 아날로그 신호로 변환하여 제어신호를 발생하는 아날로그 디지털 변환기; 및 상기 제2클럭신호를 입력하고 지연하여 상기 제1클럭신호를 포함한 소정 개수의 동일한 위상 차를 가지는 클럭신호들을 발생하는 종속 연결된 소정 개수의 지연 셀들을 구비하고, 상기 지연 셀들 각각의 지연시간은 상기 제1지연 제어신호들에 응답하여 지연시간이 넓게 조절된 후 상기 제어신호에 응답하여 상기 지연시간이 미세하게 추가적으로 조절되는 지연회로를 구비하고, 상기 제2클럭신호는 상기 제1클럭신호의 천이를 따라서 천이하는 클럭신호인 것을 특징으로 하는 지연 동기 루프
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7
제6항에 있어서, 상기 지연 동기 루프는 상기 제2클럭신호를 분주하여 분주된 제2클럭신호를 발생하는 분주기를 더 구비하는 것을 특징으로 하는 지연 동기 루프
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8
제7항에 있어서, 상기 제1카운터 및 상기 제2카운터는 상기 업 신호가 활성화되면 상기 분주된 제2클럭신호에 응답하여 업 카운팅을 수행하고, 상기 다운 신호가 활성화되면 상기 분주된 제2클럭신호에 응답하여 다운 카운팅을 수행하는 것을 특징으로 하는 지연 동기 루프
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9
제6항에 있어서, 상기 소정 개수의 지연 셀들 각각은 입력되는 클럭신호를 반전하는 인버터와, 상기 인버터의 출력단과 접지전압사이에 병렬 연결된 소정 개수의 직렬 연결된 스위칭 트랜지스터 및 제1캐패시터를 구비한 제1지연기; 및 상기 인버터의 출력단과 접지전압사이에 직렬 연결된 전류 제어 트랜지스터 및 제2캐패시터를 구비한 제2지연기를 구비하고, 상기 소정 개수의 지연 셀들 각각의 상기 스위칭 트랜지스터가 소정 비트의 상기 제1지연 제어신호의 각 비트 데이터에 응답하여 온되고, 상기 전류 제어 트랜지스터는 상기 제어신호에 응답하여 상기 전류 제어 트랜지스터를 통하여 흐르는 전류가 제어되는 것을 특징으로 하는 지연 동기 루프
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10
제6항에 있어서, 상기 센스 증폭기는 프리차지시에 상기 제1클럭신호에 응답하여 제1노드 및 제2노드를 프리차지하는 프리차지 회로; 상기 프리차지시에 상기 제1노드 및 상기 제2노드가 프리차지되면 제3노드 및 제4노드를 프리차지하고, 센싱시에 상기 제3노드 및 상기 제4노드의 레벨 변화에 따라 상기 제1노드 및 상기 제2노드의 레벨을 변화하고 증폭하는 증폭부; 상기 센싱시에 상기 제1클럭신호 및 상기 제2클럭신호의 전압 차를 센싱하여 상기 제3노드 및 상기 제4노드의 레벨을 변화하는 센싱 입력부; 및 상기 센싱시에 상기 제1클럭신호에 응답하여 상기 센싱 입력부의 동작을 인에이블하는 센싱 인에이블 회로를 구비하고, 상기 제1노드를 통하여 상기 제1신호를 발생하고, 상기 제2노드를 통하여 상기 제2신호를 발생하는 것을 특징으로 하는 지연 동기 루프
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11
제10항에 있어서, 상기 센스 증폭기는 상기 제3노드와 제4노드사이에 전하를 전송하기 위한 전하 전송 트랜지스터를 더 구비하는 것을 특징으로 하는 지연 동기 루프
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12
제10항에 있어서, 상기 센스 증폭기는 상기 제2클럭신호 입력단자에 상기 제1클럭신호 입력단자와의 부하를 맞추기 위한 더미부를 더 구비하는 것을 특징으로 하는 지연 동기 루프
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13
제10항에 있어서, 상기 래치는 상기 제1신호가 활성화되면 상기 다운 신호를 활성화하고, 상기 제2신호가 활성화되면 상기 업 신호를 활성화하는 것을 특징으로 하는 지연 동기 루프
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제1클럭신호에 응답하여 인에이블되고, 상기 제1클럭신호와 제2클럭신호사이의 전압 차를 센싱하여 제1 및 제2신호들을 발생하고, 상기 제1 및 제2신호들을 래치하여 업 및 다운 신호들을 발생하는 위상 검출단계; 상기 업 신호와 상기 다운 신호를 입력하여 동기를 검출하여 동기 신호를 발생하는 동기 검출단계; 상기 동기 신호가 활성화되지 않으면 상기 업 신호에 응답하여 업 카운팅을 수행하고 상기 다운 신호에 응답하여 다운 카운팅을 수행하여 제1지연 제어신호를 발생하는 제1지연 제어신호 발생단계; 상기 동기 신호가 활성화되면 상기 업 신호에 응답하여 업 카운팅을 수행하고 상기 다운 신호에 응답하여 다운 카운팅을 수행하여 제2지연 제어신호를 발생하고, 상기 제2지연 제어신호를 아날로그 신호로 변환하여 제어신호를 발생하는 아날로그 디지털 변환단계; 및 상기 제2클럭신호를 입력하고 지연하여 상기 제1클럭신호를 포함한 소정 개수의 동일한 위상 차를 가지는 클럭신호들을 발생하고, 상기 클럭신호들 각각의 지연시간이 제1지연 제어신호들에 응답하여 지연시간이 넓게 조절된 후 상기 제어신호에 응답하여 상기 지연시간이 미세하게 추가적으로 조절되는 지연시간 조절단계를 구비하고, 상기 제2클럭신호는 상기 제1클럭신호의 천이를 따라서 천이하는 클럭신호인 것을 특징으로 하는 지연 동기 방법
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제1클럭신호에 응답하여 인에이블되고, 상기 제1클럭신호와 제2클럭신호사이의 전압 차를 센싱하여 제1 및 제2신호들을 발생하고, 상기 제1 및 제2신호들을 래치하여 업 및 다운 신호들을 발생하는 위상 검출단계; 상기 업 신호와 상기 다운 신호를 입력하여 동기를 검출하여 동기 신호를 발생하는 동기 검출단계; 상기 동기 신호가 활성화되지 않으면 상기 업 신호에 응답하여 업 카운팅을 수행하고 상기 다운 신호에 응답하여 다운 카운팅을 수행하여 제1지연 제어신호를 발생하는 제1지연 제어신호 발생단계; 상기 동기 신호가 활성화되면 상기 업 신호에 응답하여 업 카운팅을 수행하고 상기 다운 신호에 응답하여 다운 카운팅을 수행하여 제2지연 제어신호를 발생하고, 상기 제2지연 제어신호를 아날로그 신호로 변환하여 제어신호를 발생하는 아날로그 디지털 변환단계; 및 상기 제2클럭신호를 입력하고 지연하여 상기 제1클럭신호를 포함한 소정 개수의 동일한 위상 차를 가지는 클럭신호들을 발생하고, 상기 클럭신호들 각각의 지연시간이 제1지연 제어신호들에 응답하여 지연시간이 넓게 조절된 후 상기 제어신호에 응답하여 상기 지연시간이 미세하게 추가적으로 조절되는 지연시간 조절단계를 구비하고, 상기 제2클럭신호는 상기 제1클럭신호의 천이를 따라서 천이하는 클럭신호인 것을 특징으로 하는 지연 동기 방법
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