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SRAM 구조에 기반한 복수의 시냅스 회로들을 포함하는 시냅스 어레이에 있어서, 상기 복수의 시냅스 회로들 중 적어도 하나의 시냅스 회로는적어도 하나의 바이어스 트랜지스터(bias transistor) 및 적어도 두 개의 컷-오프 트랜지스터(cut-off transistor)들을 포함하고, 상기 적어도 하나의 시냅스 회로는,상기 적어도 하나의 바이어스 트랜지스터(bias transistor)를 통과하는 문턱 아래 누설 전류(sub-threshold leakage current)를 이용하여 상기 적어도 하나의 시냅스 회로와 연결된 뉴런 회로(neuron circuit)의 멤브레인 노드(membrane node)를 차지(charge)하는 시냅스 어레이
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제1항에 있어서, 상기 적어도 하나의 시냅스 회로는 상기 적어도 두 개의 컷-오프 트랜지스터를 통과하는 누설 전류(leakage current)를 이용하여 상기 SRAM의 값을 변화시키는 시냅스 어레이
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제1항에 있어서, 상기 뉴런 회로는 상기 멤브레인 노드의 전압에 기초하여 생성된 오실레이션 펄스(oscillation pulse)의 발생 횟수와 미리 설정된 기준 횟수의 비교 결과에 기초하여 스파이크를 발화(firing)하는 시냅스 어레이
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제1항에 있어서, 상기 뉴런 회로는상기 멤브레인 노드의 전압에 기초하여 오실레이션 펄스(oscillation pulse)를 생성하는 펄스 생성부; 상기 오실레이션 펄스의 발생 횟수를 카운트하는 카운터(counter); 및 미리 설정된 기준 횟수와 상기 발생 횟수를 비교하는 비교기를 포함하는 시냅스 어레이
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제4항에 있어서, 상기 비교기는주기적으로 들어오는 클럭 신호에 동기되어 상기 기준 횟수와 상기 발생 횟수를 비교하는 시냅스 어레이
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제4항에 있어서, 상기 뉴런 회로는그라운드(GND)에 연결된 트랜지스터를 더 포함하고,상기 오실레이션 펄스는 상기 트랜지스터를 활성화시켜 상기 멤브레인 노드를 리셋(reset)시키는 데에 이용되는 시냅스 어레이
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제1항에 있어서, 상기 적어도 두 개의 컷-오프 트랜지스터(cut-off transistor)는제1 컷-오프 트랜지스터 및 제2 컷-오프 트랜지스터를 포함하고, 상기 제1 컷-오프 트랜지스터는 풀-업(pull-up)을 위해 전원 전압(VDD)에 연결되고, 상기 제2 컷-오프 트랜지스터는 풀-다운(pull-down)을 위해 그라운드(GND)에 연결되며, 상기 적어도 하나의 바이어스 트랜지스터는 상기 적어도 하나의 시냅스 회로와 연결된 뉴런 회로(neuron circuit)의 멤브레인 노드(membrane node)에 연결되는 시냅스 어레이
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뉴런 회로에서 발화(firing)된 스파이크(spike)에 대응하는 펄스들이 시냅스 회로의 시냅틱 웨이트(synaptic weight)를 강화(potentiation) 또는 약화(depression)시키는지 여부를 나타내는 디지털 펄스를 생성하는 펄스 쉐이퍼 회로
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제8항에 있어서, 상기 펄스 쉐이퍼 회로는상기 펄스들을 저장하는 1-비트 D 플립플롭 체인을 포함하는 FIR(Finite Impulse Response) 필터;상기 저장된 펄스들 중 상기 시냅틱 웨이트의 강화에 해당하는 적어도 하나의 펄스에 대하여 OR 연산을 수행함으로써 상기 디지털 펄스를 생성하는 제1 OR 연산기; 및 상기 저장된 펄스들 중 상기 시냅틱 웨이트의 약화를 나타내는 적어도 하나의 펄스에 대하여 OR 연산을 수행함으로써 상기 디지털 펄스를 생성하는 제2 OR 연산기를 포함하는 펄스 쉐이퍼 회로
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제9항에 있어서, 상기 펄스 쉐이퍼 회로는,상기 제1 OR 연산기의 값과 상기 제2 OR 연산기의 값을 기초로, 상기 시냅틱 웨이트를 그대로 유지하도록 하는 디지털 펄스를 생성하는, 펄스 쉐이퍼 회로
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SRAM 구조에 기반한 적어도 하나의 시냅스 회로를 포함하는 시냅스 어레이; 멤브레인 노드의 전압에 기초하여 스파이크를 발화(firing)하는 뉴런 회로, 및 상기 시냅스 어레이의 적어도 하나의 바이어스 트랜지스터(bias transistor)를 통과하는 문턱 아래 누설 전류(sub-threshold leakage current)를 이용하여 상기 뉴런 회로의 멤브레인 노드(membrane node)를 차지(charge)하는 상기 시냅스 회로에 연결된 뉴런 회로; 및상기 발화된 스파이크에 대응하는 디지털 펄스를 생성하는 펄스 쉐이퍼 회로를 포함하는 뉴로모픽 시스템
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제11항에 있어서,상기 시냅스 어레이는,상기 적어도 하나의 시냅스 회로를 포함하는 복수의 시냅스 회로들;복수의 뉴런 회로들 및 복수의 펄스 쉐이퍼 회로들을 포함하는 뉴로모픽 시스템을 포함하고, 상기 뉴로모픽 시스템은디지털 펄스에 기초하여, 상기 복수 개의 시냅스 회로들 중 하나의 시냅스 회로의 업데이트 상태 및 상기 시냅스 회로를 위한 업데이트되는 값을 결정하는 STDP(spike-timing dependent plasticity) 로직 회로; 및상기 디지털 펄스에 따라 업데이트되는 시냅스 회로를 액세스(access)하는 인코더(Encoder)를 더 포함하는 뉴로모픽 시스템
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제11항에 있어서,상기 뉴런 회로는,상기 멤브레인 노드의 전압에 기초하여 생성된 오실레이션 펄스(oscillation pulse)의 발생 횟수와 미리 설정된 기준 횟수의 비교 결과에 기초하여 스파이크를 발화(firing)하는, 뉴로모픽 시스템
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제11항에 있어서, 상기 시냅스 어레이는 적어도 두 개의 컷-오프 트랜지스터를 더 포함하고, 상기 적어도 두 개의 컷-오프 트랜지스터를 통과하는 누설 전류(leakage current)를 이용하여 상기 SRAM 의 값을 변화시키는 뉴로모픽 시스템
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제11항에 있어서, 상기 뉴런 회로는상기 멤브레인 노드의 전압에 기초하여 오실레이션 펄스(oscillation pulse)를 생성하는 펄스 생성부; 상기 오실레이션 펄스의 발생 횟수를 카운트하는 카운터(counter); 및 미리 설정된 기준 횟수와 상기 발생 횟수를 비교하는 비교기를 포함하는 뉴로모픽 시스템
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제15항에 있어서, 상기 뉴런 회로는그라운드(GND)에 연결된 트랜지스터를 더 포함하고,상기 오실레이션 펄스(oscillation pulse)는 상기 트랜지스터를 활성화시켜 상기 멤브레인 노드를 리셋(reset)시키는 데에 이용되는, 뉴로모픽 시스템
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제14항에 있어서, 상기 적어도 두 개의 컷-오프 트랜지스터(cut-off transistor)는제1 컷-오프 트랜지스터 및 제2 컷-오프 트랜지스터를 포함하고, 상기 제1 컷-오프 트랜지스터는 풀-업(pull-up)을 위해 전원 전압(VDD)에 연결되고, 상기 제2 컷-오프 트랜지스터는 풀-다운(pull-down)을 위해 그라운드(GND)에 연결되며, 상기 적어도 하나의 바이어스 트랜지스터는 상기 시냅스 회로와 연결된 뉴런 회로(neuron circuit)의 멤브레인 노드(membrane node)에 연결되는 뉴로모픽 시스템
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제12항에 있어서, 상기 복수의 펄스 쉐이퍼 회로들은,상기 발화(firing)된 스파이크(spike)에 대응하는 펄스들이 상기 시냅스 회로의 시냅틱 웨이트(synaptic weight)를 강화(potentiation) 또는 약화(depression)시키는지 여부를 나타내는 디지털 펄스를 생성하는 뉴로모픽 시스템
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제18항에 있어서, 상기 STDP 로직 회로는상기 디지털 펄스가 상기 시냅틱 웨이트를 강화 또는 약화시키는지 여부를 기초로, 상기 복수 개의 시냅스 회로들의 업데이트 상태 및 상기 시냅스 회로들에 업데이트되는 값을 결정하는 뉴로모픽 시스템
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제19항에 있어서, 상기 STDP 로직 회로는상기 복수 개의 뉴런 회로들에서 발화한 스파이크에 대응하는 디지털 펄스 상호 간의 스파이킹 타임(spike-timing)에 의존하여 상기 시냅스 회로들의 업데이트 유무 및 시냅스 회로들에 업데이트되는 값을 결정하는 뉴로모픽 시스템
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제20항에 있어서, 상기 뉴로모픽 시스템은 상기 복수 개의 뉴런 회로들 중 제1 뉴런 회로가 스파이크가 발화하는 경우, 상기 발화된 스파이크에 대응하는 제1 디지털 펄스의 폴링 에지(falling edge)에서 상기 제1 뉴런 회로에 대응되는 시냅스 회로의 라이트 라인(Write Line; WL)을 인에이블(enable)하는 뉴로모픽 시스템
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제21항에 있어서,상기 STDP 로직 회로는상기 제1 디지털 펄스의 폴링 에지(falling edge)에서 바라본 제2 뉴런의 제2 디지털 펄스의 값을 기초로, 상기 제1 뉴런 회로에 대응되는 시냅스 회로에 업데이트되는 값을 결정하는 뉴로모픽 시스템
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제22항에 있어서,상기 STDP 로직 회로는상기 제1 디지털 펄스가 상기 제2 디지털 펄스보다 앞서는 경우, 시냅틱 웨이트를 강화하는 값을 상기 업데이트되는 값으로 결정하는 뉴로모픽 시스템
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제22항에 있어서,상기 STDP 로직 회로는상기 제2 디지털 펄스가 상기 제1 디지털 펄스보다 앞서는 경우, 상기 시냅틱 웨이트를 약화하는 값을 상기 업데이트되는 값으로 결정하는 뉴로모픽 시스템
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제22항에 있어서,상기 STDP 로직 회로는상기 제1 디지털 펄스의 폴링 에지(falling edge)에서 영('0')이 감지되는 경우, 상기 제1 뉴런 회로에 대응되는 시냅스 회로의 값을 그대로 유지하도록 결정하는 뉴로모픽 시스템
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제12항에 있어서, 상기 인코더는상기 디지털 펄스에 따라 상기 시냅스 회로에 업데이트되는 값을 전달하는 뉴로모픽 시스템
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