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동작영역이 넓은 디지털제어발진기

  • 기술번호 : KST2015170144
  • 담당센터 : 대구기술혁신센터
  • 전화번호 : 053-550-1450
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요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 해상도를 유지하면서 동작영역의 크기에 상관없이 최대 동작주파수를 유지하는 디지털제어발진기를 개시한다. 상기 디지털제어발진기는, 위상보정블록, 코어스블록 및 파인블록을 구비한다. 상기 위상보정블록은 위상제어신호 및 제4클록신호에 응답하여 PLL신호 및 상기 PLL신호와 위상과 주파수가 동일한 제1클록신호를 생성한다. 상기 코어스블록은 m(m은 정수)비트의 코어스 A제어신호 및 (m-1)비트의 코어스 B제어신호에 응답하여, 상기 PLL신호 및 상기 제1클록신호를 일정시간 지연시킨 제2클록신호 및 제3클록신호를 생성한다. 상기 파인블록은 n(n은 정수)비트의 제1파인제어신호 및 n비트의 제2파인제어신호에 응답하여 상기 제2클록신호 및 상기 제3클록신호에 보간법을 적용하여 상기 제4클록신호를 생성한다. 디지털제어발진기, 보간법,
Int. CL H03K 3/03 (2014.01) H03K 5/13 (2014.01)
CPC
출원번호/일자 1020080106937 (2008.10.30)
출원인 포항공과대학교 산학협력단
등록번호/일자 10-1038470-0000 (2011.05.26)
공개번호/일자 10-2010-0047983 (2010.05.11) 문서열기
공고번호/일자 (20110603) 문서열기
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태 소멸
심사진행상태 수리
심판사항
구분 신규
원출원번호/일자
관련 출원번호
심사청구여부/일자 Y (2008.10.30)
심사청구항수 11

출원인

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번호 이름 국적 주소
1 포항공과대학교 산학협력단 대한민국 경상북도 포항시 남구

발명자

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번호 이름 국적 주소
1 최광희 대한민국 경상북도 포항시 남구
2 박홍준 대한민국 경북 포항시 남구

대리인

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번호 이름 국적 주소
1 이철희 대한민국 서울특별시 강남구 삼성로***길 *, ***호 가디언국제특허법률사무소 (삼성동, 우경빌딩)

최종권리자

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번호 이름 국적 주소
1 포항공과대학교 산학협력단 대한민국 경상북도 포항시 남구
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번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 [특허출원]특허출원서
[Patent Application] Patent Application		 2008.10.30 수리 (Accepted) 1-1-2008-0754492-47
2 선행기술조사의뢰서
Request for Prior Art Search		 2010.07.15 수리 (Accepted) 9-1-9999-9999999-89
3 선행기술조사보고서
Report of Prior Art Search		 2010.08.17 수리 (Accepted) 9-1-2010-0052582-94
4 의견제출통지서
Notification of reason for refusal		 2010.09.17 발송처리완료 (Completion of Transmission) 9-5-2010-0416514-20
5 [거절이유 등 통지에 따른 의견]의견(답변, 소명)서
[Opinion according to the Notification of Reasons for Refusal] Written Opinion(Written Reply, Written Substantiation)		 2010.10.25 수리 (Accepted) 1-1-2010-0690041-49
6 [명세서등 보정]보정서
[Amendment to Description, etc.] Amendment		 2010.10.25 보정승인간주 (Regarded as an acceptance of amendment) 1-1-2010-0690044-86
7 등록결정서
Decision to grant		 2011.04.28 발송처리완료 (Completion of Transmission) 9-5-2011-0229435-14
8 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2013.06.13 수리 (Accepted) 4-1-2013-0025573-58
9 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2014.02.25 수리 (Accepted) 4-1-2014-5024386-11
10 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2019.11.20 수리 (Accepted) 4-1-2019-5243581-27
11 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2019.11.22 수리 (Accepted) 4-1-2019-5245997-53
12 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2019.11.25 수리 (Accepted) 4-1-2019-5247115-68
번호, 청구항의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 청구항 표입니다.
번호 청구항
1 1
위상제어신호(DISABLE) 및 제4클록신호(CLK4)에 응답하여 PLL신호(PLLCLK) 및 상기 PLL신호(PLLCLK)와 위상과 주파수가 동일한 제1클록신호(CLK1)를 생성하는 위상보정블록(510); m(m은 정수)비트의 코어스 A제어신호(COAR_A) 및 (m-1)비트의 코어스 B제어신호(COAR_B)에 응답하여, 상기 PLL신호(PLLCLK) 및 상기 제1클록신호(CLK1)를 일정시간 지연시킨 제2클록신호(CLK2) 및 제3클록신호(CLK3)를 생성하는 코어스블록(520); 및 n(n은 정수)비트의 제1파인제어신호(FCB) 및 n비트의 제2파인제어신호(FC)에 응답하여 상기 제2클록신호(CLK2) 및 상기 제3클록신호(CLK3)에 보간법을 적용하여 상기 제4클록신호(CLK4)를 생성하는 파인블록(530)을 구비하는 것을 특징으로 하는 디지털제어 발진기
2 2
제1항에 있어서, 상기 위상보정블록(510)은, 상기 위상제어신호(DISABLE) 및 상기 제4클록신호(CLK4)에 대해 노어 연산(nor operation)을 수행하여 상기 PLL신호(PLLCLK)를 생성하는 제1노어게이트(511) 및 상기 위상제어신호(DISABLE) 및 상기 제4클록신호(CLK4)에 대해 노어 연산을 수행하여 상기 제1클록신호(CLK1)를 생성하는 제2노어게이트(512)를 구비하는 것을 특징으로 하는 디지털제어 발진기
3 3
제1항에 있어서, 상기 코어스블록(520)은, m비트의 상기 코어스 A제어신호(COAR_A)에 응답하여 상기 PLL신호(PLLCLK)에 단위지연시간(unit delay time)의 홀수배수의 지연시간을 추가한 상기 제2클록신호(CLK2)를 생성하는 홀수배수 지연체인블록(521) 및 상기 (m-1)비트의 코어스 B제어신호(COAR_B)에 응답하여 상기 제1클록신호(CLK1)에 보간법을 적용하여 상기 제3클록신호(CLK3)를 생성하는 짝수배수 지연체인블록(522)을 구비하며, 상기 제3클록신호(CLK3)는 상기 제1클록신호(CLK1)에 단위지연시간의 짝수배수의 지연시간을 추가한 신호인 것을 특징으로 하는 디지털제어 발진기
4 4
제3항에 있어서, 상기 홀수배수 지연체인블록(521)은, 상기 PLL신호(PLLCLK)를 수신하는 단자와 상기 제2클록신호(CLK2)를 출력하는 단자 사이에 배치되는 제1중간 인버터(IM11, 810); 상기 제1중간 인버터(IM11)의 입출력단자 사이에 직렬로 연결된 제1왼쪽 인버터(IL11), 제2중간 인버터(IM12) 및 제1오른쪽 인버터(IR11)를 구비하는 제1홀수배수 지연체인회로(820); 상기 제2중간 인버터(IM12)의 입출력단자 사이에 직렬로 연결된 제2왼쪽 인버터(IL12), 제3중간 인버터(미도시, IM13) 및 제2오른쪽 인버터(IR12)를 구비하는 제2홀수배수 지연체인회로(830); 제m중간 인버터(IM1m)의 입출력단자 사이에 직렬로 연결된 제m왼쪽 인버터(IL1m), 제(m+1)중간 인버터(IM1(m+1)) 및 제m오른쪽 인버터(IR1m)를 구비하는 제m홀수배수 지연체인회로(840); 및 상기 제(m+1)중간 인버터(IM1(m+1))의 입출력단자 사이에 직렬로 연결된 제(m+1)왼쪽 인버터(IL1(m+1)) 및 제(m+1)오른쪽 인버터(IR1(m+1))를 구비하는 클로징 지연체인회로(850)를 구비하며, 상기 제1중간 인버터(IM11), 상기 제2중간 인버터(IM12) 내지 상기 제m중간 인버터(IM1m)는, 제0코어스 A역제어신호(COAR_AB[0]), 제1코어스 A역제어신호(COAR_AB[1]) 내지 제(m-1)코어스 A역제어신호(COAR_AB[m-1])에 각각 응답하여 동작하며, 상기 제1왼쪽 인버터(IL11), 상기 제2왼쪽 인버터(IL12) 내지 상기 제m왼쪽 인버터(IL1m)는, 제0코어스 A제어신호(COAR_A[0]), 제1코어스 A제어신호(COAR_A[1]) 내지 제(m-1)코어스 A제어신호(COAR_A[m-1])에 각각 응답하여 동작하고, 상기 제1오른쪽 인버터(IR11), 상기 제2오른쪽 인버터(IR12) 내지 상기 제m오른쪽 인버터(IR1m)는, 상기 제0코어스 A제어신호(COAR_A[0]), 상기 제1코어스 A제어신호(COAR_A[1]) 내지 상기 제(m-1)코어스 A제어신호(COAR_A[m-1])에 각각 응답하여 동작하며, 상기 모든 인버터는 제1형 3상 인버터인 것을 특징으로 하는 디지털제어 발진기
5 5
제4항에 있어서, 제0제어신호(C0)에 응답하여 동작하는 상기 제1형 3상인버터는, 일 단자가 제1전원전압(VDD)에 연결되고 게이트 단자에 입력신호(IN)가 인가되는 P형 인버팅 트랜지스터(MP0); 일 단자가 제2전원전압(VSS)에 연결되고 게이트 단자에 입력신호(IN)가 인가되는 N형 인버팅 트랜지스터(MN0); 및 상기 P형 인버팅 트랜지스터(MP0)의 다른 일 단자 및 상기 N형 인버팅 트랜지스터(MN0)의 다른 일 단자를 연결하며, 하나의 제어신호(C0)에 응답하여 상기 제1형 3상 인버터의 지연시간을 조절하는 지연조절부(611)를 구비하는 것을 특징으로 하는 디지털제어 발진기
6 6
제5항에 있어서, 상기 지연조절부(611)는, 일 단자가 상기 P형 인버팅 트랜지스터(MP0)의 다른 일 단자에 연결되고 다른 일 단자는 출력신호(OUT)를 출력하는 출력단자에 연결되며 게이트에 제0역제어신호(C0B)가 인가되는 제1P형 지연조절 트랜지스터(MP1); 일 단자는 상기 P형 인버팅 트랜지스터(MP0)의 다른 일 단자에 연결되고 다른 일 단자는 출력신호(OUT)를 출력하는 출력단자에 연결되며 게이트에 상기 제0역제어신호(C0B)가 인가되는 제2P형 지연조절 트랜지스터(MP2); 일 단자가 상기 N형 인버팅 트랜지스터(MN0)의 다른 일 단자에 연결되고 다른 일 단자는 출력신호(OUT)를 출력하는 출력단자에 연결되며 게이트 단자에는 제0제어신호(C0)가 인가되는 제1N형 지연조절 트랜지스터(MN1); 및 일 단자가 상기 N형 인버팅 트랜지스터(MN0)의 다른 일 단자에 연결되고 다른 일 단자는 출력신호(OUT)를 출력하는 출력단자에 연결되며 게이트 단자에는 상기 제0제어신호(C0)가 인가되는 제2N형 지연조절 트랜지스터(MN2)를 구비하며, 상기 제0역제어신호(C0B)는 상기 제0제어신호(C0)와 크기(Amplitude)는 동일하고 위상(Phase)은 서로 반대인 신호인 것을 특징으로 하는 디지털제어 발진기
7 7
제3항에 있어서, 상기 짝수배수 지연체인블록(522)은, 상기 제1클록신호(CLK1)를 수신하는 단자와 상기 제3클록신호(CLK3)를 출력하는 단자 사이에 배치되는 제1중간 인버터(1010, IM21); 상기 제1중간 인버터(IM21)의 입출력단자 사이에 직렬로 연결된 제1왼쪽 인버터(IL21), 제2중간 인버터(IM22) 및 제1오른쪽 인버터(IR21)를 구비하는 제1짝수배수 지연체인회로(1020); 상기 제2중간 인버터(IM22)의 입출력단자 사이에 직렬로 연결된 제2왼쪽 인버터(IL22), 제3중간 인버터(IM23) 및 제2오른쪽 인버터(IR22)를 구비하는 제2짝수배수 지연체인회로(1030); 제m중간 인버터(IM2m)의 입출력단자 사이에 직렬로 연결된 제m왼쪽 인버터(IL2m), 제(m+1)중간 인버터(IM2(m+1)) 및 제m오른쪽 인버터(IR2m)를 구비하는 제m짝수배수 지연체인회로(1040); 및 상기 제(m+1)중간 인버터(IM2(m+1))의 입출력단자 사이에 직렬로 연결된 제(m+1)왼쪽 인버터(IL2(m+1)) 및 제(m+1)오른쪽 인버터(IR2(m+1))를 구비하는 클로징 지연체인회로(1050)를 구비하며, 상기 제1중간 인버터(1010, IM21)는 제0코어스 B역제어신호(COAR_BB[0]) 및 제2전원전압(VSS)에 응답하여 동작하며, 상기 제2중간 인버터(IM22)는 제1코어스 B역제어신호(COAR_BB[1]) 및 상기 제0코어스 B역제어신호(COAR_BB[0])에 응답하여 동작하며, 상기 제(m-1)중간 인버터(IM2(m-1))는 제(m-2)코어스 B역제어신호(COAR_BB[m-2]) 및 제(m-3)코어스 B역제어신호(COAR_BB[m-3])에 응답하여 동작하고, 상기 제m중간 인버터(IM2m)는 제1전원전압(VDD) 및 제(m-2)코어스 B역제어신호(COAR_BB[m-2])에 응답하여 동작하며, 상기 제(m+1)중간 인버터(IM2(m+1))는 제1전원전압(VDD) 및 제1전원전압(VDD)에 응답하여 동작하고, 상기 제1왼쪽 인버터(IL21)는 제1전원전압(VDD)에 응답하여 동작하며, 상기 제2왼쪽 인버터(IL22) 내지 상기 제m왼쪽 인버터(IL2m)는 제0코어스 B제어신호(COAR_B[0]) 내지 제(m-2)코어스 B제어신호(COAR_B[m-2])에 각각 응답하여 동작하고, 상기 제(m+1)왼쪽 인버터(IL2(m+1))는 제2전원전압(VSS)에 응답하여 동작하고, 상기 제1오른쪽 인버터(IR21)는 제1전원전압(VDD) 및 상기 제0코어스 B제어신호(COAR_B[0])에 응답하여 동작하고, 상기 제2오른쪽 인버터(IR22)는 상기 제0코어스 B제어신호(COAR_B[0]) 및 상기 제1코어스 B제어신호(COAR_B[1])에 응답하여 동작하며, 상기 제(m-1)오른쪽 인버터(IR2(m-1))는 제(m-3)코어스 B제어신호(COAR_B[m-3]) 및 제(m-2)코어스 B제어신호(COAR_B[m-2])에 응답하여 동작하고, 상기 제m오른쪽 인버터(IR2m)는 상기 제(m-2)코어스 B제어신호(COAR_B[m-2]) 및 제2전원전압(VSS)에 응답하여 동작하며, 상기 제(m+1)오른쪽 인버터(IR2(m+1))는 제2전원전압(VSS) 및 제2전원전압(VSS)에 응답하여 동작하며, 상기 모든 인버터는 제2형 3상 인버터인 것을 특징으로 하는 디지털제어 발진기
8 8
제7항에 있어서, 두 개의 제어신호에 응답하여 동작하는 상기 제2형 3상 인버터는, 일 단자가 제1전원전압(VDD)에 연결되고 게이트 단자에 입력신호(IN)가 인가되는 P형 인버팅 트랜지스터(MP0); 일 단자가 제2전원전압(VSS)에 연결되고 게이트 단자에 입력신호(IN)가 인가되는 N형 인버팅 트랜지스터(MN0); 및 상기 P형 인버팅 트랜지스터(MP0)의 다른 일 단자 및 상기 N형 인버팅 트랜지스터(MN0)의 다른 일 단자를 연결하며, 두 개의 제어신호(C1, C2)에 응답하여 상기 제2형 3상 인버터의 지연시간을 조절하는 지연조절부(711)를 구비하는 것을 특징으로 하는 디지털제어 발진기
9 9
제8항에 있어서, 상기 지연조절부(711)는, 일 단자가 상기 P형 인버팅 트랜지스터(MP0)의 다른 일 단자에 연결되고 다른 일 단자는 출력신호(OUT)를 출력하는 출력단자에 연결되며 게이트에 제1역제어신호(C1B)가 인가되는 제1P형 지연조절 트랜지스터(MP1); 일 단자가 상기 P형 인버팅 트랜지스터(MP0)의 다른 일 단자에 연결되고 다른 일 단자는 출력신호(OUT)를 출력하는 출력단자에 연결되며 게이트에 제2역제어신호(C2B)가 인가되는 제2P형 지연조절 트랜지스터(MP2); 일 단자가 상기 N형 인버팅 트랜지스터(MN0)의 다른 일 단자에 연결되고 다른 일 단자는 출력신호(OUT)를 출력하는 출력단자에 연결되며 게이트 단자에는 제1제어신호(C1)가 인가되는 제1N형 지연조절 트랜지스터(MN1); 및 일 단자가 상기 N형 인버팅 트랜지스터(MN0)의 다른 일 단자에 연결되고 다른 일 단자는 출력신호(OUT)를 출력하는 출력단자에 연결되며 게이트 단자에는 제2제어신호(C2)가 인가되는 제2N형 지연조절 트랜지스터(MN2)를 구비하며, 상기 제1역제어신호(C1B)는 상기 제1제어신호(C1)와 그리고 상기 제2역제어신호(C2B)는 상기 제2제어신호(C2)와 크기(Amplitude)는 동일하고 위상(Phase)은 서로 반대인 신호인 것을 특징으로 하는 디지털제어 발진기
10 10
제1항에 있어서, 상기 파인블록(530)은, 상기 제1파인제어신호(FCB)에 응답하여 상기 제2클록신호(CLK2)를 일정시간 지연시키는 제1미세조정지연블록(531); 및 상기 제2파인제어신호(FC)에 응답하여 상기 제3클록신호(CLK3)를 일정시간 지연시키는 제2미세조정지연블록(532)을 구비하며, 상기 제1미세조정지연블록(531) 및 상기 제2미세조정지연블록(532)의 출력단자는 공통으로 연결되어 상기 제4클록신호(CLK4)를 생성하는 것을 특징으로 하는 디지털제어 발진기
11 11
제3항에 있어서, 상기 코어스 A제어신호(COAR_A)의 상태가 변화할 때는 상기 코어스 B제어신호(COAR_B)의 상태가 변화하지 않고, 상기 코어스 B제어신호(COAR_B)의 상태가 변화할 때는 상기 코어스 A제어신호(COAR_A)의 상태가 변화하지 않는 것을 특징으로 하는 디지털제어 발진기
지정국 정보가 없습니다
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순번 패밀리번호 국가코드 국가명 종류
1 US07932766 US 미국 FAMILY
2 US20100127747 US 미국 FAMILY

DOCDB 패밀리 정보

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순번 패밀리번호 국가코드 국가명 종류
1 US2010127747 US 미국 DOCDBFAMILY
2 US7932766 US 미국 DOCDBFAMILY
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