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딜레이 매트릭스를 구비하는 광대역 다중 위상 출력지연동기 루프 회로

  • 기술번호 : KST2015170230
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요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 넓은 주파수 범위에서 동작 가능하며 다수개의 위상을 생성하는 광대역 다중 위상(multi-phase) 출력 지연동기 루프 회로 및 넓은 주파수 범위에서 동작 가능한 딜레이 셀이 개시된다. 상기 지연동기 루프 회로에서는, 딜레이 셀들이 직렬로 연결되는 종래의 전압제어 딜레이 라인(voltage controlled delay line)과 달리 저항 네트워크(network)를 삽입한 딜레이 매트릭스(delay matrix)를 사용하여 직렬로 연결되는 딜레이 셀의 개수를 줄이면서 다수개의 위상들이 출력될 수 있으며 또한 저항 네트워크에 의해 딜레이 간격 오차(위상 오차)가 최소화 될 수 있다. 그리고, 상기 딜레이 매트릭스 내의 딜레이 셀들은 넓은 주파수 범위에서 동작 가능하도록 딜레이 셀의 전류가 조절될 수 있으며 또한 딜레이 셀 내에서 병렬 연결되어 있는 커패시터들의 부하 커패시턴스 값을 조절할 수 있다.
Int. CL H03L 7/00 (2006.01)
CPC
출원번호/일자 1020070014563 (2007.02.12)
출원인 삼성전자주식회사, 포항공과대학교 산학협력단
등록번호/일자 10-0825800-0000 (2008.04.22)
공개번호/일자
공고번호/일자 (20080429) 문서열기
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태 등록
심사진행상태 수리
심판사항
구분
원출원번호/일자
관련 출원번호
심사청구여부/일자 Y (2007.02.12)
심사청구항수 18

출원인

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번호 이름 국적 주소
1 삼성전자주식회사 대한민국 경기도 수원시 영통구
2 포항공과대학교 산학협력단 대한민국 경상북도 포항시 남구

발명자

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번호 이름 국적 주소
1 김호영 대한민국 서울 서초구
2 장동비 대한민국 경기 용인시 수지구
3 심재윤 대한민국 경북 포항시 남구
4 김영상 대한민국 경북 포항시 남구

대리인

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번호 이름 국적 주소
1 리앤목특허법인 대한민국 서울 강남구 언주로 **길 **, *층, **층, **층, **층(도곡동, 대림아크로텔)

최종권리자

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번호 이름 국적 주소
1 삼성전자주식회사 대한민국 경기도 수원시 영통구
2 포항공과대학교 산학협력단 대한민국 경상북도 포항시 남구
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번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 특허출원서
Patent Application		 2007.02.12 수리 (Accepted) 1-1-2007-0129268-09
2 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2007.12.28 수리 (Accepted) 4-1-2007-5195152-79
3 선행기술조사의뢰서
Request for Prior Art Search		 2008.02.04 수리 (Accepted) 9-1-9999-9999999-89
4 선행기술조사보고서
Report of Prior Art Search		 2008.03.13 수리 (Accepted) 9-1-2008-0014868-18
5 등록결정서
Decision to grant		 2008.03.18 발송처리완료 (Completion of Transmission) 9-5-2008-0149515-21
6 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2012.06.21 수리 (Accepted) 4-1-2012-5132663-40
7 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2013.06.13 수리 (Accepted) 4-1-2013-0025573-58
8 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2014.02.25 수리 (Accepted) 4-1-2014-5024386-11
9 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2019.11.20 수리 (Accepted) 4-1-2019-5243581-27
10 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2019.11.22 수리 (Accepted) 4-1-2019-5245997-53
11 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2019.11.25 수리 (Accepted) 4-1-2019-5247115-68
번호, 청구항의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 청구항 표입니다.
번호 청구항
1 1
각각 직렬연결되는 N개의 딜레이 셀들을 포함하는 M개의 딜레이 체인들(delay chain)로 구성되는 딜레이 매트릭스(matrix);클럭신호를 수신하여 Td/M (Td는 상기 딜레이 셀들의 지연시간)에 해당하는 등간격 위상차이를 가지는 M개의 출력신호들을 발생하여 상기 딜레이 매트릭스에 인가하는 인터폴레이터;상기 딜레이 체인들중 첫번째 딜레이 체인의 첫번째 딜레이 셀의 출력신호와 마지막 딜레이 셀의 출력신호를 받아 이 두 출력신호 간의 위상차를 검출하는 위상검출기;상기 위상검출기의 출력신호들에 응답하여 제어전압을 발생하는 전하펌프; 및상기 제어전압을 수신하여 상기 딜레이 셀들을 제어하기 위한 바이어스 전압들을 발생하는 바이어스 제어회로를 구비하는 것을 특징으로 하는 지연동기 루프 회로
2 2
제1항에 있어서,상기 딜레이 매트릭스로부터 출력되는 신호들을 버퍼링하여 출력하는 버퍼를 더 구비하는 것을 특징으로 하는 지연동기 루프 회로
3 3
제1항에 있어서, 상기 딜레이 체인들은 저항 네트워크를 통해 연결되는 것을 특징으로 하는 지연동기 루프 회로
4 4
제1항에 있어서, 상기 딜레이 체인들은 각각 첫번째 딜레이 셀의 앞단 및 마지막 딜레이 셀의 뒷단에 더미 딜레이 셀을 더 포함하는 것을 특징으로 하는 지연동기 루프 회로
5 5
제1항에 있어서,상기 딜레이 매트릭스 내의 딜레이 셀을 복사하여 구성되고 상기 클럭신호를 입력으로 하는 제1레플리커(replica) 딜레이 셀;상기 딜레이 매트릭스 내의 딜레이 셀을 복사하여 구성되고 상기 제1레플리커 딜레이 셀의 출력신호를 입력으로 하는 제2레플리커 딜레이 셀;상기 딜레이 매트릭스 내의 딜레이 셀을 복사하여 구성되고 상기 클럭신호의 반전신호를 입력으로 하는 제3레플리커 딜레이 셀; 및상기 딜레이 매트릭스 내의 딜레이 셀을 복사하여 구성되고 상기 제3레플리커 딜레이 셀의 출력신호를 입력으로 하는 제4레플리커 딜레이 셀들을 더 구비하는 것을 특징으로 하는 지연동기 루프 회로
6 6
제5항에 있어서, 상기 인터폴레이터의 단위 셀은,두개의 피모스 트랜지스터를 포함하는 제1전류미러;두개의 피모스 트랜지스터를 포함하는 제2전류미러;상기 제1전류미러의 일단 및 상기 제2전류미러의 일단에 연결되고, 상기 제1레플리커 딜레이 셀의 출력신호 및 상기 제3레플리커 딜레이 셀의 출력신호를 수신하는 제1차동 입력부;상기 제1전류미러의 일단 및 상기 제2전류미러의 일단에 연결되고, 상기 제2레플리커 딜레이 셀의 출력신호 및 상기 제4레플리커 딜레이 셀의 출력신호를 수신하는 제2차동 입력부;상기 제1전류미러의 타단 및 상기 제2전류미러의 타단에 연결되고, 두개의 엔모스 트랜지스터를 포함하는 제3전류미러; 및상기 제2전류미러 및 상기 제3전류미러의 접속점에 입력단이 연결되고 출력단으로부터 출력신호를 출력하는 버퍼를 구비하는 것을 특징으로 하는 지연동기 루프 회로
7 7
제1항에 있어서, 상기 딜레이 셀들 각각은,제1 내지 제6바이어스 전압에 응답하여 입력신호를 반전시켜 출력하는 제1전류-스타브드(current-starved) 인버터; 및상기 제1 내지 제6바이어스 전압에 응답하여 상기 제1전류-스타브드 인버터의 출력신호를 반전시켜 출력하는 제2전류-스타브드 인버터를 구비하는 것을 특징으로 하는 지연동기 루프 회로
8 8
제7항에 있어서, 상기 제1 및 제2전류-스타브드 인버터 각각은,전원전압과 출력노드 사이에 직렬연결되는 제1피모스 스위칭 트랜지스터 및 피모스 입력 트랜지스터; 상기 출력노드와 접지전압 사이에 직렬연결되는 엔모스 입력 트랜지스터 및 제1엔모스 스위칭 트랜지스터;전원전압과 상기 출력노드 사이에 직렬연결되는 제1피모스 커패시터 및 제2피모스 스위칭 트랜지스터;전원전압과 상기 출력노드 사이에 직렬연결되는 제2피모스 커패시터 및 제3피모스 스위칭 트랜지스터;상기 출력노드와 접지전압 사이에 직렬연결되는 제2엔모스 스위칭 트랜지스터 및 제1엔모스 커패시터; 및상기 출력노드와 접지전압 사이에 직렬연결되는 제3엔모스 스위칭 트랜지스터 및 제2엔모스 커패시터를 구비하고,상기 피모스 입력 트랜지스터 및 상기 엔모스 입력 트랜지스터의 게이트에 입력신호가 인가되고, 상기 제1피모스 스위칭 트랜지스터의 게이트에 상기 제1바이어스 전압이 인가되고, 상기 제1엔모스 스위칭 트랜지스터의 게이트에 상기 제2바이어스 전압이 인가되고, 상기 제2 및 제3피모스 스위칭 트랜지스터의 게이트에 상기 제3 및 제4바이어스 전압이 인가되고, 상기 제2 및 제3엔모스 스위칭 트랜지스터의 게이트에 상기 제5 및 제6바이어스 전압이 인가되는 것을 특징으로 하는 지연동기 루프 회로
9 9
제7항에 있어서, 상기 바이어스 제어회로는,상기 제어전압을 수신하여 상기 제1 및 제2바이어스 전압을 발생하는 제1바이어스 회로;상기 제어전압을 수신하여 상기 제3 및 제5바이어스 전압을 발생하는 제2바이어스 회로; 및상기 제어전압을 수신하여 상기 제4 및 제6바이어스 전압을 발생하는 제3바이어스 회로를 구비하는 것을 특징으로 하는 지연동기 루프 회로
10 10
제9항에 있어서, 상기 제1바이어스 회로는,출력노드와 내부의 풀다운 트랜지스터 사이에 연결되는 다이오드 형태의 트랜지스터를 포함하고, 상기 제어전압을 수신하여 증폭하는 증폭기; 및 상기 증폭기의 출력을 버퍼링하여 상기 제1 및 제2바이어스 전압을 발생하는 버퍼회로를 구비하는 것을 특징으로 하는 지연동기 루프 회로
11 11
제9항에 있어서, 상기 제2바이어스 회로는,상기 제어전압을 수신하여, 상기 제어전압의 증가에 따라 접지전압 레벨로부터 전원전압 레벨로 풀스윙(full swing)하는 상기 제3바이어스 전압을 발생하는 제1풀스윙 인버터; 및상기 제1풀스윙 인버터에 연결되고, 상기 제어전압의 증가에 따라 전원전압 레벨로부터 접지전압 레벨로 풀스윙하는 상기 제5바이어스 전압을 발생하는 제2풀스윙 인버터를 구비하는 것을 특징으로 하는 지연동기 루프 회로
12 12
제9항에 있어서, 상기 제3바이어스 회로는,상기 제어전압을 수신하여, 상기 제어전압의 증가에 따라 접지전압 레벨로부터 전원전압 레벨로 풀스윙(full swing)하는 상기 제4바이어스 전압을 발생하는 제1풀스윙 인버터; 및상기 제1풀스윙 인버퍼에 연결되고, 상기 제어전압의 증가에 따라 전원전압 레벨로부터 접지전압 레벨로 풀스윙하는 상기 제6바이어스 전압을 발생하는 제2풀스윙 인버터를 구비하는 것을 특징으로 하는 지연동기 루프 회로
13 13
복수개의 바이어스 전압에 응답하여 입력신호를 반전시켜 출력하는 제1전류-스타브드(current-starved) 인버터; 및상기 복수개의 바이어스 전압에 응답하여 상기 제1전류-스타브드 인버터의 출력신호를 반전시켜 출력하는 제2전류-스타브드 인버터를 구비하는 것을 특징으로 하는 딜레이 셀
14 14
제13항에 있어서, 상기 제1 및 제2전류-스타브드 인버터 각각은,전원전압과 출력노드 사이에 직렬연결되는 제1피모스 스위칭 트랜지스터 및 피모스 입력 트랜지스터; 상기 출력노드와 접지전압 사이에 직렬연결되는 엔모스 입력 트랜지스터 및 제1엔모스 스위칭 트랜지스터;전원전압과 상기 출력노드 사이에 직렬연결되는 제1피모스 커패시터 및 제2피모스 스위칭 트랜지스터;전원전압과 상기 출력노드 사이에 직렬연결되는 제2피모스 커패시터 및 제3피모스 스위칭 트랜지스터;상기 출력노드와 접지전압 사이에 직렬연결되는 제2엔모스 스위칭 트랜지스터 및 제1엔모스 커패시터; 및상기 출력노드와 접지전압 사이에 직렬연결되는 제3엔모스 스위칭 트랜지스터 및 제2엔모스 커패시터를 구비하고,상기 피모스 입력 트랜지스터 및 상기 엔모스 입력 트랜지스터의 게이트에 입력신호가 인가되고, 상기 제1피모스 스위칭 트랜지스터의 게이트에 제1바이어스 전압이 인가되고, 상기 제1엔모스 스위칭 트랜지스터의 게이트에 제2바이어스 전압이 인가되고, 상기 제2 및 제3피모스 스위칭 트랜지스터의 게이트에 제3 및 제4바이어스 전압이 인가되고, 상기 제2 및 제3엔모스 스위칭 트랜지스터의 게이트에 제5 및 제6바이어스 전압이 인가되는 것을 특징으로 하는 딜레이 셀
15 15
제14항에 있어서, 상기 제1 내지 제6바이어스 전압은 소정의 바이어스 제어회로에 의해 발생되며, 상기 바이어스 제어회로는,제어전압을 수신하여 상기 제1 및 제2바이어스 전압을 발생하는 제1바이어스 회로;상기 제어전압을 수신하여 상기 제3 및 제5바이어스 전압을 발생하는 제2바이어스 회로; 및상기 제어전압을 수신하여 상기 제4 및 제6바이어스 전압을 발생하는 제3바이어스 회로를 구비하는 것을 특징으로 하는 딜레이 셀
16 16
제15항에 있어서, 상기 제1바이어스 회로는,출력노드와 내부의 풀다운 트랜지스터 사이에 연결되는 다이오드 형태의 트랜지스터를 포함하고, 상기 제어전압을 수신하여 증폭하는 증폭기; 및상기 증폭기의 출력을 버퍼링하여 상기 제1 및 제2바이어스 전압을 발생하는 버퍼회로를 구비하는 것을 특징으로 하는 딜레이 셀
17 17
제15항에 있어서, 상기 제2바이어스 회로는,상기 제어전압을 수신하여, 상기 제어전압의 증가에 따라 접지전압 레벨로부터 전원전압 레벨로 풀스윙(full swing)하는 상기 제3바이어스 전압을 발생하는 제1풀스윙 인버터; 및상기 제1풀스윙 인버퍼에 연결되고, 상기 제어전압의 증가에 따라 전원전압 레벨로부터 접지전압 레벨로 풀스윙하는 상기 제5바이어스 전압을 발생하는 제2풀스윙 인버터를 구비하는 것을 특징으로 하는 딜레이 셀
18 18
제15항에 있어서, 상기 제3바이어스 회로는,상기 제어전압을 수신하여, 상기 제어전압의 증가에 따라 접지전압 레벨로부터 전원전압 레벨로 풀스윙(full swing)하는 상기 제4바이어스 전압을 발생하는 제1풀스윙 인버터; 및상기 제1풀스윙 인버퍼에 연결되고, 상기 제어전압의 증가에 따라 전원전압 레벨로부터 접지전압 레벨로 풀스윙하는 상기 제6바이어스 전압을 발생하는 제2풀스윙 인버터를 구비하는 것을 특징으로 하는 딜레이 셀
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순번 패밀리번호 국가코드 국가명 종류
1 US07705644 US 미국 FAMILY
2 US20080191765 US 미국 FAMILY

DOCDB 패밀리 정보

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순번 패밀리번호 국가코드 국가명 종류
1 CN101309080 CN 중국 DOCDBFAMILY
2 US2008191765 US 미국 DOCDBFAMILY
3 US7705644 US 미국 DOCDBFAMILY
국가 R&D 정보가 없습니다.