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스핀 큐빗 감지용 단전자 트랜지스터 및 그 제조 방법

  • 기술번호 : KST2015179457
  • 담당센터 : 대전기술혁신센터
  • 전화번호 : 042-610-2279
요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 본 발명은 스핀 큐빗 감지용 단전자 트랜지스터 및 그 제조 방법에 관한 것으로, 특히 커플링된 이중 양자점 내에 있는 2개의 전자의 자기장 변화에 따른 전하 분포(기저 상태 및 들뜬 상태)를 통해 간접적으로 이중 양자비트 양자 전산 로직 게이트의 동작에 핵심이 되는 양자 비트 변화를 감지할 수 있는 스핀 큐빗 감지용 단전자 트랜지스터 및 그 제조 방법에 관한 것이다. 이를 실현하기 위한 본 발명은, (a) 기판상에 형성된 이중 산화막의 윗층 산화막에 소스와 드레인 및 이것들을 연결시켜 주는 제1 및 제2양자점과, 그 일측에 형성된 적어도 3개의 제1~제3게이트와, 그 반대 측면에 형성되어 제1 및 제2양자점에 의해 형성되는 이중양자점 내의 큐빗을 감지하는 단전자 트랜지스터를 동일 평면상에 패터닝하는 단계; (b) 패턴을 제외한 나머지 산화막을 식각 처리하는 단계; (c) 제1 및 제2양자점과 상기 단전자 트랜지스터의 제3양자점에 의해 형성되는 전도 채널에 도핑 마스크를 형성하고 나머지 부분을 도핑하는 단계; (d) 실리콘층의 윗면에 게이트 산화막을 형성하는 단계; (e) 제1~3양자점을 덮을 수 있는 크기로 제어 게이트를 형성하고 나머지를 식각처리하는 단계; 및 (f) 상기 기판의 금속 박막을 형성하기 위한 금속화 단계;를 포함하는 것을 특징으로 한다.단전자 트랜지스터, 스핀 큐빗, 단일항, 삼중항
Int. CL H01L 29/775 (2006.01)
CPC H01L 29/66439(2013.01) H01L 29/66439(2013.01) H01L 29/66439(2013.01) H01L 29/66439(2013.01)
출원번호/일자 1020070095463 (2007.09.19)
출원인 한국표준과학연구원
등록번호/일자 10-0884525-0000 (2009.02.12)
공개번호/일자
공고번호/일자 (20090218) 문서열기
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태 소멸
심사진행상태 수리
심판사항
구분
원출원번호/일자
관련 출원번호
심사청구여부/일자 Y (2007.09.19)
심사청구항수 4

출원인

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번호 이름 국적 주소
1 한국표준과학연구원 대한민국 대전 유성구

발명자

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번호 이름 국적 주소
1 김진희 대한민국 대전 유성구
2 김남 대한민국 대전 유성구
3 이상돈 대한민국 충북 청주시 흥덕구
4 송운 대한민국 서울 강남구
5 이준성 대한민국 대전 유성구

대리인

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번호 이름 국적 주소
1 김문종 대한민국 서울특별시 강남구 삼성로**길*, *층(대치동 삼성빌딩)(특허법인 아이퍼스)
2 손은진 대한민국 서울특별시 강남구 삼성로**길*, *층(대치동 삼성빌딩)(특허법인 아이퍼스)

최종권리자

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번호 이름 국적 주소
1 한국표준과학연구원 대한민국 대전 유성구
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번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 [특허출원]특허출원서
[Patent Application] Patent Application
2007.09.19 수리 (Accepted) 1-1-2007-0679964-68
2 선행기술조사의뢰서
Request for Prior Art Search
2008.05.06 수리 (Accepted) 9-1-9999-9999999-89
3 선행기술조사보고서
Report of Prior Art Search
2008.06.10 수리 (Accepted) 9-1-2008-0034487-84
4 의견제출통지서
Notification of reason for refusal
2008.07.25 발송처리완료 (Completion of Transmission) 9-5-2008-0391679-65
5 [거절이유 등 통지에 따른 의견]의견(답변, 소명)서
[Opinion according to the Notification of Reasons for Refusal] Written Opinion(Written Reply, Written Substantiation)
2008.09.25 수리 (Accepted) 1-1-2008-0674863-28
6 [명세서등 보정]보정서
[Amendment to Description, etc.] Amendment
2008.09.25 보정승인간주 (Regarded as an acceptance of amendment) 1-1-2008-0674862-83
7 등록결정서
Decision to grant
2009.01.16 발송처리완료 (Completion of Transmission) 9-5-2009-0022541-54
8 출원인정보변경(경정)신고서
Notification of change of applicant's information
2014.01.09 수리 (Accepted) 4-1-2014-5004381-25
9 출원인정보변경(경정)신고서
Notification of change of applicant's information
2018.12.27 수리 (Accepted) 4-1-2018-5266645-00
10 출원인정보변경(경정)신고서
Notification of change of applicant's information
2018.12.27 수리 (Accepted) 4-1-2018-5266627-88
11 출원인정보변경(경정)신고서
Notification of change of applicant's information
2018.12.27 수리 (Accepted) 4-1-2018-5266640-72
번호, 청구항의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 청구항 표입니다.
번호 청구항
1 1
(a) 절연막상(SOI) 기판상의 윗층 실리콘층에 소스와 드레인 및 이것들을 연결시켜 주는 제1 및 제2양자점과, 상기 제1 및 제2양자점 일측에 형성된 적어도 3개의 제1~제3게이트와, 상기 제1 및 제2양자점을 기준으로 상기 제1~제3게이트가 형성된 일측과 대향되는 타측에 형성되어 상기 제1 및 제2양자점에 의해 형성되는 이중양자점 내의 큐빗을 감지하는 단전자 트랜지스터를 동일 평면상에 패턴을 형성하는 패터닝 단계;(b) 상기 패터닝 단계(a)에서 형성된 패턴을 제외한 나머지 실리콘층을 식각 처리하는 단계;(c) 상기 제1 및 제2양자점과 상기 단전자 트랜지스터의 제3양자점에 의해 형성되는 전도 채널에 도핑 마스크를 형성하고 나머지 부분을 도핑하는 단계;(d) 상기 실리콘층의 윗면에 게이트 산화막을 형성하는 단계;(e) 상기 제1~3양자점을 덮을 수 있는 크기로 제어 게이트를 형성하고 나머지를 식각처리하는 단계; 및(f) 상기 기판의 금속 박막을 형성하기 위한 금속화 단계;를 포함하는 것을 특징으로 하는 스핀 큐빗 감지용 단전자 트랜지스터의 제조 방법
2 2
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3 3
제 1 항에 있어서,상기 단전자 트랜지스터는 상기 제1 및 제2 양자점 사이에 위치하도록 배치된 상기 제3양자점과, 상기 제3양자점을 중심으로 "V"자 형태로 연결된 소스 및 드레인과, 소스 및 드레인 사이에 위치하도록 형성된 측면 게이트를 포함하여 이루어진 것을 특징으로 하는 스핀 큐빗 감지용 단전자 트랜지스터의 제조 방법
4 4
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제 1 항에 있어서,상기 패터닝 단계(a)는 전자빔 리소그래피법 또는 집속이온빔(FIB)으로 패턴을 형성하는 것을 특징으로 하는 스핀 큐빗 감지용 단전자 트랜지스터의 제조 방법
6 6
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7 7
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8 8
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9 9
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10 10
제 1 항, 제 3 항, 제 5 항중 어느 한 항에 따른 제조 방법으로 이루어진 것을 특징으로 하는 스핀 큐빗 감지용 단전자 트랜지스터
지정국 정보가 없습니다
패밀리정보가 없습니다
국가 R&D 정보가 없습니다.