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개별 직렬 디지털 신호들을 로드 신호에 응답하여 병렬 디지털 신호로 생성하고, 상기 로드 신호와 겹치지 않는 동기 로드 신호에 응답하여 상기 병렬 디지털 신호로부터 동기 직렬 디지털 신호들을 생성하는 신호 변환부;상기 신호 변환부로 상기 동기 로드 신호의 생성을 위한 기준 로드 신호를 출력하는 클럭/로드 신호 생성기;상기 동기 직렬 디지털 신호들을 다중화하는 다중화기; 및상기 다중화된 신호를 병렬 신호로 변환하는 제 1 직/병렬 변환기를 포함하는 데이터 동기 장치
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제 1 항에 있어서,상기 신호 변환부는상기 개별 직렬 디지털 신호를 상기 로드 신호에 응답하여 상기 병렬 디지털 신호를 생성하는 제 2 직/병렬 변환기;상기 로드 신호와 겹치지 않도록 상기 기준 로드 신호에 응답하여 상기 동기 로드 신호를 생성하는 동기 로드부;상기 병렬 디지털 신호를 상기 동기 로드 신호에 응답하여 상기 동기 직렬 디지털 신호로 변환하는 병/직렬 변환기; 및상기 동기 로드 신호의 생성에 의해 상기 병/직렬 변환기에서 상기 동기 직렬 디지털 신호로 로딩되지 못한 데이터 신호를 보상하기 위해 상기 병/직렬 변환기의 출력을 제어하는 스위치부를 포함하는 데이터 동기 장치
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제 2 항에 있어서,상기 동기 로드부는상기 로드 신호에 근거하여 상기 제 2 직/병렬 변환기의 최소 로드 시간을 보장하기 위한 제 1 출력 신호를 생성하는 로드 신호 처리부; 및상기 제 1 출력 신호가 존재할 때, 상기 기준 로드 신호에 근거하여 상기 동기 로드 신호의 생성 동작을 차단하는 동기 로드 신호 생성부를 포함하는 데이터 동기 장치
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제 3 항에 있어서,상기 로드 신호 처리부는입력단자를 통해 온 전압을 입력받고, 클럭 단자를 통해 입력된 상기 로드 신호에 응답하여 상기 제 1 출력 신호를 생성하는 제 1 플립 플롭;상기 제 1 출력 신호를 반전시켜 출력하는 제 1 인버터; 및상기 반전된 제 1 출력 신호를 상기 최소 로드 시간 동안 지연시킨 제 1 지연 신호를 상기 제 1 플립 플롭의 클린 단자로 출력하는 제 1 지연기를 포함하는 데이터 동기 장치
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제 4 항에 있어서,상기 동기 로드 신호 생성부는입력 단자를 통해 온 전압을 입력받고, 클럭 단자를 통해 상기 기준 로드 신호에 응답하여 제 2 출력 신호를 생성하는 제 2 플립 플롭;상기 제 2 출력 신호를 상기 병/직렬 변환기의 최소 로드 시간 동안 지연시킨 제 2 지연 신호를 출력하는 제 2 지연기;상기 제 1 출력 신호와 상기 제 2 지연 신호를 논리합 연산하여 출력하는 제 1 오아 게이트;상기 제 1 오아 게이트의 출력을 반전시켜 상기 제 2 플립 플롭의 클린 단자로 출력하는 제 2 인버터;상기 제 2 출력 신호를 반전시켜 출력하는 제 3 인버터;입력 단자를 통해 온 전압을 입력받고, 클럭 단자를 통해 상기 제 2 인버터의 반전 신호에 응답하여 제 3 출력 신호를 생성하는 제 3 플립 플롭;상기 제 3 출력 신호를 상기 병/직렬 변환기의 최소 로드 시간 동안 지연시킨 제 3 지연 신호를 출력하는 제 2 지연기;상기 제 1 출력 신호와 상기 제 3 지연 신호를 논리합 연산하여 출력하는 제 2 오아 게이트;상기 제 2 오아 게이트의 출력을 반전시켜 상기 제 2 플립 플롭의 클린 단자로 출력하는 제 4 인버터; 및상기 제 3 출력 신호를 반전시켜 상기 동기 로드 신호를 생성하는 제 5 인버터를 포함하는 데이터 동기 장치
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제 2 항에 있어서,상기 스위치부는미리 설정된 온 전압에 연결되고, 제 1 스위치 제어 신호에 응답하여 상기 온 전압을 상기 병/직렬 변환기의 입력으로 제공하는 제 1 스위치;미리 설정된 오프 전압에 연결되고, 제 2 스위치 제어 신호에 응답하여 상기 오프 전압을 상기 병/직렬 변환기의 입력으로 제공하는 제 2 스위치; 및상기 병/직렬 변환기의 출력 단자에 연결되고, 제 3 스위치 제어 신호에 응답하여 이전에 출력된 직렬 디지털 신호를 상기 병/직렬 변환기의 입력으로 제공하는 제 3 스위치 중 적어도 하나의 스위치를 포함하는 데이터 동기 장치
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직렬 디지털 신호를 로드 신호에 응답하여 병렬 디지털 신호를 생성하는 제 1 직/병렬 변환기;기준 로드 신호에 근거하여 상기 로드 신호와 겹치지 않는 동기 로드 신호를 생성하는 동기 로드부;상기 동기 로드 신호에 응답하여 상기 병렬 디지털 신호를 동기 직렬 디지털 신호로 변환하는 병/직렬 변환기; 및상기 동기 로드 신호의 생성에 따라 상기 병/직렬 변환기에서 직렬 디지털 신호로 로딩되지 못한 데이터 신호를 보상하기 위해 상기 병/직렬 변환기의 출력을 제어하는 스위치부를 포함하는 데이터 동기 장치
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8
제 7 항에 있어서,상기 병/직렬 변환기에서 출력된 동기 디지털 신호들을 다중화하여 출력하는 다중화기;상기 다중화된 신호를 병렬 디지털 신호로 변환하여 출력하는 제 2 직/병렬 변환기를 더 포함하는 데이터 동기 장치
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제 7 항에 있어서,상기 기준 로드 신호를 생성하는 클럭/로드 신호 생성기를 더 포함하는 데이터 동기 장치
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제 7 항에 있어서,상기 동기 로드부는상기 로드 신호에 근거하여 상기 제 1 직/병렬 변환기의 최소 로드 시간을 보장하기 위한 제 1 출력 신호를 생성하는 로드 신호 처리부; 및상기 제 1 출력 신호가 존재할 때, 상기 기준 로드 신호에 근거하여 상기 동기 로드 신호의 생성 동작을 차단하는 동기 로드 신호 생성부를 포함하는 데이터 동기 장치
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제 10 항에 있어서,상기 로드 신호 처리부는입력단자를 통해 온 전압을 입력받고, 클럭 단자를 통해 입력된 상기 로드 신호에 응답하여 상기 제 1 출력 신호를 생성하는 제 1 플립 플롭;상기 제 1 출력 신호를 반전시켜 출력하는 제 1 인버터; 및상기 반전된 제 1 출력 신호를 상기 최소 로드 시간 동안 지연시킨 제 1 지연 신호를 상기 제 1 플립 플롭의 클린 단자로 출력하는 제 1 지연기를 포함하는 데이터 동기 장치
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제 11 항에 있어서,상기 동기 로드 신호 생성부는입력 단자를 통해 온 전압을 입력받고, 클럭 단자를 통해 상기 기준 로드 신호에 응답하여 제 2 출력 신호를 생성하는 제 2 플립 플롭;상기 제 2 출력 신호를 상기 병/직렬 변환기의 최소 로드 시간 동안 지연시킨 제 2 지연 신호를 출력하는 제 2 지연기;상기 제 1 출력 신호와 상기 제 2 지연 신호를 논리합 연산하여 출력하는 제 1 오아 게이트;상기 제 1 오아 게이트의 출력을 반전시켜 상기 제 2 플립 플롭의 클린 단자로 출력하는 제 2 인버터;상기 제 2 출력 신호를 반전시켜 출력하는 제 3 인버터;입력 단자를 통해 온 전압을 입력받고, 클럭 단자를 통해 상기 제 2 인버터의 반전 신호에 응답하여 제 3 출력 신호를 생성하는 제 3 플립 플롭;상기 제 3 출력 신호를 상기 병/직렬 변환기의 최소 로드 시간 동안 지연시킨 제 3 지연 신호를 출력하는 제 2 지연기;상기 제 1 출력 신호와 상기 제 3 지연 신호를 논리합 연산하여 출력하는 제 2 오아 게이트;상기 제 2 오아 게이트의 출력을 반전시켜 상기 제 2 플립 플롭의 클린 단자로 출력하는 제 4 인버터; 및상기 제 3 출력 신호를 반전시켜 상기 동기 로드 신호를 생성하는 제 5 인버터를 포함하는 데이터 동기 장치
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제 7 항에 있어서,상기 스위치부는미리 설정된 온 전압에 연결되고, 제 1 스위치 제어 신호에 응답하여 상기 온 전압을 상기 병/직렬 변환기의 입력으로 제공하는 제 1 스위치;미리 설정된 오프 전압에 연결되고, 제 2 스위치 제어 신호에 응답하여 상기 오프 전압을 상기 병/직렬 변환기의 입력으로 제공하는 제 2 스위치; 및상기 병/직렬 변환기의 출력 단자에 연결되고, 제 3 스위치 제어 신호에 응답하여 이전에 출력된 직렬 디지털 신호를 상기 병/직렬 변환기의 입력으로 제공하는 제 3 스위치 중 적어도 하나의 스위치를 포함하는 데이터 동기 장치
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