| 1 |
1
입력되는 직렬 디지털 신호를 출력하는 디지털 신호 검출기;상기 직렬 디지털 신호에 근거하여 클럭 신호를 발생하는 클럭 신호 발생기;상기 클럭 신호와 상기 직렬 디지털 신호 중 적어도 하나의 신호를 이용하여 칩을 선택하기 위한 칩 선택 신호를 발생하는 칩 선택 신호 발생기; 및상기 직렬 디지털 신호에 포함된 초기화 신호를 감지하고, 초기화 신호에 근거하여 상기 클럭 신호 발생기와 상기 칩 선택 신호 발생기의 동작을 초기화시키는 리셋 신호를 발생시키는 초기화기를 포함하고,상기 초기화기는 상기 직렬 디지털 신호에 포함된 하이 신호에 대응되는 하이 펄스 신호를 발생하는 하이 펄스 발생기;상기 직렬 디지털 신호에 포함된 로우 신호에 대응되는 로우 펄스 신호를 발생하는 로우 펄스 발생기;상기 로우 펄스 신호에 응답하여 리셋 동작되고, 상기 하이 펄스 신호가 미리 설정된 개수가 연속되면, 검출 신호를 출력하는 카운터 회로; 및상기 검출 신호의 펄스폭을 미리 설정된 길이만큼 조절한 상기 리셋 신호를 출력하는 리셋 신호 발생기를 포함하는 신호 처리 장치
|
| 2 |
2
제 1 항에 있어서,상기 초기화 신호는 미리 설정된 개수의 하이 신호들이 연속된 제 1 구간과, 상기 클럭 신호 발생기와 상기 칩 선택 신호 발생기를 초기화시키기 위한 대기 시간인 제 2 구간으로 구성되고,상기 제 1 구간과 상기 제 2 구간 각각은 N(N은 정수)비트로 구성된 단위 신호 처리를 위한 시간으로 형성되는 신호 처리 장치
|
| 3 |
3
제 2 항에 있어서,상기 리셋 신호 발생기는 상기 리셋 신호의 길이를 상기 제 2 구간과 동일한 길이를 갖도록 조절하는 신호 처리 장치
|
| 4 |
4
제 1 항에 있어서,상기 리셋 신호 발생기는입력 단자와 출력 단자를 구비하여 상기 리셋 신호를 발생시키는 단안정 펄스 발생기;상기 입력 단자를 기준으로 병렬 연결된 저항; 및상기 출력 단자에 연결되고, 상기 저항과 직렬 연결된 커패시터;상기 입력 단자와 상기 출력 단자의 접점은 상기 커패시터와 상기 저항의 접점에 연결되는 신호 처리 장치
|
| 5 |
5
제 1 항에 있어서,상기 하이 신호 검출부는상기 입력 단자를 통해 상기 직렬 디지털 신호를 입력받고, 클럭 단자를 통해 입력된 상기 클럭 신호에 응답하여 상기 하이 펄스 신호를 발생하는 제 1 플립 플롭; 및상기 하이 펄스 신호를 반전시켜, 상기 제 1 플립 플롭의 클린 단자로 출력하는 제 1 인버터를 포함하는 신호 처리 장치
|
| 6 |
6
제 5 항에 있어서,상기 로우 신호 검출부는상기 입력 단자를 통해 상기 직렬 디지털 신호를 입력받고, 클럭 단자를 통해 입력된 상기 클럭 신호에 응답하여 상기 로우 펄스 신호를 발생하는 제 2 플립 플롭; 및상기 로우 펄스 신호를 반전시켜 상기 제 2 플립 플롭의 클린 단자로 출력하는 제 2 인버터를 포함하는 신호 처리 장치
|
| 7 |
7
제 6 항에 있어서,상기 카운터 회로는전원 리셋 신호, 상기 로우 신호, 상기 검출 신호를 논리합 연산한 오아(or) 연산 신호 출력하는 오아 게이트;클럭 단자를 통해 입력된 하이 펄스 신호들을 입력받아 미리 설정된 개수의 하이 펄스 신호들이 연속되는지 카운팅 동작하고, 상기 클린 단자를 통해 오아(or) 연산 신호를 수신하는 카운터를 포함하는 신호 처리 장치
|
| 8 |
8
제 7 항에 있어서,상기 카운터 회로는상기 카운터의 복수의 출력 단자들 중 일부를 상기 펄스 길이에 대응되는 개수를 검출하기 위해 논리곱 연산한 앤드 게이트를 더 포함하는 신호 처리 장치
|
| 9 |
9
제 8 항에 있어서,상기 카운터는 상기 미리 설정된 개수의 하이 펄스 신호들이 연속되는지 카운팅 동작을 완료하면 상기 검출 신호를 발생시키는 신호 처리 장치
|
| 10 |
10
제 9 항에 있어서,상기 카운터는 상기 오아 연산 신호가 활성화되면 상기 카운팅 동작을 리셋하는 신호 처리 장치
|
| 11 |
11
신호 처리 장치의 초기화 방법에 있어서,입력되는 직렬 디지털 신호로부터 하이 신호를 카운트하는 단계;상기 카운트를 통해 미리 설정된 개수의 연속된 하이 신호들을 검출하는 단계;상기 하이 신호들을 검출하면, 직렬 디지털 신호의 처리를 위한 클럭 신호와 칩 선택 신호의 발생 동작을 미리 설정된 시간 동안 리셋 동작하는 단계를 포함하는 초기화 방법
|
| 12 |
12
제 11 항에 있어서,상기 입력되는 직렬 디지털 신호에 로우 신호가 검출되면, 상기 카운트 동작을 리셋하는 단계를 더 포함하는 초기화 방법
|
| 13 |
13
제 11 항에 있어서,초기화 동작을 위해 미리 설정된 개수의 하이 신호가 연속된 제 1 구간과 상기 리셋 동작을 위한 제 2 구간을 포함한 초기화 신호를 수신하는 단계를 더 포함하는 초기화 방법
|
| 14 |
14
제 11 항에 있어서,상기 제 1 구간과 상기 제 2 구간은 N(N은 정수)비트로 구성된 단위 신호의 처리를 위한 시간으로 형성되는 초기화 방법
|
