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인가되는 전압을 분배하는 제1 전압 분배기;상기 제1 전압 분배기에 연결되고, 상기 제1 전압 분배기의 리던던시(redundancy)인 제2 전압 분배기;상기 제1 전압 분배기로부터 상기 제2 전압 분배기로 유입되는 역전류를 방지하는 제1 역전류 방지기; 및상기 제2 전압 분배기로부터 상기 제1 전압 분배기로 유입되는 역전류를 방지하는 제2 역전류 방지기를 포함하는 리던던시를 가지는 전압 분배기
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제1항에 있어서,상기 제1 역전류 방지기 및 상기 제2 역전류 방지기는, NMOSFET(N channel Metal Oxide Semiconductor Field Effect Transistor) 및 PMOSFET(P channel Metal Oxide Semiconductor Field Effect Transistor) 중 적어도 하나를 포함하는 리던던시를 가지는 전압 분배기
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제1항에 있어서,상기 제1 전압 분배기는 제1 바이어스 저항 및 제1 서미스터 저항을 포함하고, 상기 제2 전압 분배기는 제2 바이어스 저항 및 제2 서미스터 저항을 포함하고,상기 제1 역전류 방지기는 제1 바이어스 저항 및 제1 서미스터 저항 사이에 연결되고, 상기 제2 역전류 방지기는 제2 바이어스 저항 및 제2 서미스터 저항 사이에 연결되는 리던던시를 가지는 전압 분배기
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제3항에 있어서,상기 제1 역전류 방지기는 제1 트랜지스터를 포함하고, 상기 제2 역전류 방지기는 제2 트랜지스터를 포함하고,상기 제1 바이어스 저항은 상기 제1 트랜지스터의 드레인단과 연결되고, 상기 제2 바이어스 저항은 상기 제2 트랜지스터의 드레인단과 연결되는 리던던시를 가지는 전압 분배기
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제4항에 있어서,상기 제1 서미스터 저항은 상기 제1 트랜지스터의 소스단과 연결되고, 상기 제2 서미스터 저항은 상기 제2 트랜지스터의 소스단과 연결되는 리던던시를 가지는 전압 분배기
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제5항에 있어서,상기 제1 역전류 방지기는,상기 제1 트랜지스터의 게이트단에 연결되는 제1 노드와 그라운드를 연결하는 제1 저항; 및상기 제1 노드와 전원 공급부를 연결하는 제2 저항을 더 포함하고,상기 제2 역전류 방지기는,상기 제2 트랜지스터의 게이트단에 연결되는 제2 노드와 그라운드를 연결하는 제3 저항; 및상기 제2 노드와 전원 공급부를 연결하는 제4 저항을 더 포함하는 리던던시를 가지는 전압 분배기
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제6항에 있어서,상기 전압 공급부는,상기 제2 저항 또는 상기 제4 저항에 연결되는 제1 전압 공급부; 및상기 제1 바이어스 저항 또는 상기 제2 바이어스 저항에 연결되는 제2 전압 공급부를 포함하는 리던던시를 가지는 전압 분배기
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8
제7항에 있어서,상기 제1 전압 공급부는 상기 제2 전압 공급부보다 높은 전압을 공급하는 리던던시를 가지는 전압 분배기
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제1 전압 분배기가 인가되는 전압을 분배하는 단계;상기 제1 전압 분배기가 동작하지 않는 경우, 제1 전압 분배기의 리던던시인 제2 전압 분배기가 인가되는 상기 전압을 분배하는 단계;제1 역전류 방지기가 상기 제2 전압 분배기로부터 상기 제1 전압 분배기로 유입되는 역전류를 방지하는 단계; 및제2 역전류 방지기가 상기 제1 전압 분배기로부터 상기 제2 전압 분배기로 유입되는 역전류를 방지하는 단계를 포함하는 리던던시를 가지는 전압 분배기의 제어 방법
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제9항에 있어서,상기 제1 전압 분배기는 제1 바이어스 저항 및 제1 서미스터 저항을 포함하고, 상기 제2 전압 분배기는 제2 바이어스 저항 및 제2 서미스터 저항을 포함하고,상기 제1 역전류 방지기는 제1 바이어스 저항 및 제1 서미스터 저항 사이에 연결되고, 상기 제2 역전류 방지기는 제2 바이어스 저항 및 제2 서미스터 저항 사이에 연결되는 리던던시를 가지는 전압 분배기의 제어 방법
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제10항에 있어서,상기 제1 역전류 방지기는 제1 트랜지스터를 포함하고, 상기 제2 역전류 방지기는 제2 트랜지스터를 포함하고,상기 제1 바이어스 저항은 상기 제1 트랜지스터의 드레인단과 연결되고, 상기 제2 바이어스 저항은 상기 제2 트랜지스터의 드레인단과 연결되는 리던던시를 가지는 전압 분배기의 제어 방법
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제11항에 있어서,상기 제1 서미스터 저항은 상기 제1 트랜지스터의 소스단과 연결되고, 상기 제2 서미스터 저항은 상기 제2 트랜지스터의 소스단과 연결되는 리던던시를 가지는 전압 분배기의 제어 방법
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제12항에 있어서,상기 제1 역전류 방지기는,상기 제1 트랜지스터의 게이트단에 연결되는 제1 노드와 그라운드를 연결하는 제1 저항; 및상기 제1 노드와 전원 공급부를 연결하는 제2 저항을 더 포함하고,상기 제2 역전류 방지기는,상기 제2 트랜지스터의 게이트단에 연결되는 제2 노드와 그라운드를 연결하는 제3 저항; 및상기 제2 노드와 전원 공급부를 연결하는 제4 저항을 더 포함하는 리던던시를 가지는 전압 분배기의 제어 방법
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제13항에 있어서,상기 전압 공급부는,상기 제2 저항 또는 상기 제4 저항을 연결하는 제1 전압 공급부; 및상기 제1 바이어스 저항 또는 상기 제2 바이어스 저항을 연결하는 제2 전압 공급부를 포함하는 리던던시를 가지는 전압 분배기의 제어 방법
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제14항에 있어서,상기 제1 전압 공급부는 상기 제2 전압 공급부보다 높은 전압을 공급하는 리던던시를 가지는 전압 분배기의 제어 방법
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제9항 내지 제15항 중 어느 한 한의 방법을 수행하기 위한 프로그램이 기록된 컴퓨터로 판독 가능한 기록 매체
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