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공통 소오스 라인과 비트 라인 사이에 게이트에 인가되는 신호에 따라 셀을 선택하는 선택 트랜지스터와, 상기 선택 트랜지스터에 의해 선택되어 데이터를 저장하기 위한 메모리 트랜지스터를 구비하여 구성됨을 특징으로 하는 플래시 메모리 소자
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제 1 항에 있어서,상기 메모리 트랜지스터는 데이터를 저장하는 부유 게이트와, 상기 부유 게이트에 데이터를 프로그램하고 상기 부유 게이트의 데이터를 소거하기 위한 제어신호를 입력하는 제 1 도전형 웰을 포함하여 구성됨을 특징으로 하는 플래시 메모리 소자
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제 1, 제 2 액티브 영역이 정의되고 상기 제 2 액티브 영역을 포함한 영역에 제 1 도전형 웰이 형성된 제 2 도전형 반도체 기판과,상기 반도체 기판 전면에 형성되는 게이트 절연막과,상기 제 1 액티브 영역에 오버랩되도록 상기 게이트 절연막 위에 형성되는 게이트 전극과,상기 게이트 전극 일측의 제 1 액티브 영역과 상기 제 1 도전형 웰에 오버랩되도록 상기 게이트 절연막위에 형성되는 부유 게이트와,상기 게이트 전극 및 부유 게이트 양측의 제 1, 제 2 액티브 영역에 형성되는 제 1, 제 2, 제 3, 제 4 고농도 제 1 도전형 불순물 영역을 포함하여 구성됨을 특징으로 하는 플래시 메모리 소자
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제 3 항에 있어서,상기 워드 라인 및 부유 게이트의 측벽에는 형성되는 측벽 절연막과,상기 측벽 절연막 하측의 제 1, 제 2 액티브 영역에 형성되는 복수개의 저농도 제 1 도전형 불순물 영역을 더 포함함을 특징으로 하는 플래시 메모리 소자
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제 3 항에 있어서,상기 제 1 고농도 제 1 도전형 불순물 영역에 연결되는 공통 소오스 라인과,상기 제 3 고농도 제 1 도전형 불순물 영역에 연결되는 비트 라인과,상기 제 4 고농도 제 1 도전형 불순물 영역에 연결되는 워드 라인을 더 포함함을 특징으로 하는 플래시 메모리 소자
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제 3 항에 있어서,상기 제 2 고농도 제 1 도전형 불순물 영역에 연결되는 소거 라인을 더 포함함을 특징으로 하는 플래시 메모리 소자
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제 3 항에 있어서,상기 제 1 도전형 웰은 플래시 메모리의 콘트롤 전극의 기능을 수행함을 특징으로 하는 플래시 메모리 소자
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제 2 형 반도체 기판에 제 1 액티브 영역과 제 2 액티브 영역을 정의하고, 상기 제 2 액티브 영역을 포함한 영역에 제 1 도전형 웰을 형성하는 단계;상기 제 1, 제 2 액티브 영역을 제외한 상기 반도체 기판 표면에 필드 산화막을 형성하는 단계; 상기 제 1 액티브 영역에 선택 트랜지스터의 게이트 및 상기 제 1, 제 2 액티브 영역에 걸쳐 부유 게이트를 형성하는 단계; 그리고상기 선택 트랜지스터의 게이트 및 부유 게이트 양측의 상기 제 1, 제 2 액티브 영역에 제 1, 제 2, 제 3, 제 3 고농도 제 1 도전형 불순물 영역을 형성하는 단계를 포함하여 이루어짐을 특징으로 하는 플래시 메모리 소자의 제조 방법
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제 8 항에 있어서,상기 제 1 고농도 제 1 도전형 불순물 영역에 연결되도록 공통 소오스 라인, 상기 제 3 고농도 제 1 도전형 불순물 영역에 연결되도록 비트 라인 및 상기 제 4 고농도 제 1 도전형 불순물 영역에 연결되도록 워드 라인을 형성하는 단계를 더 포함함을 특징으로 하는 플래시 메모리 소자의 제조 방법
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제 8 항에 있어서, 상기 부유 게이트는 상기 제 1 도전형 웰 영역에 오버랩 되도록 형성함을 특징으로 하는 플래시 메모리 소자의 제조 방법
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제 1, 제 2 액티브 영역이 정의되고 상기 제 2 액티브 영역을 포함한 영역에 제 1 도전형 웰이 형성된 제 2 도전형 반도체 기판과, 상기 제 1 액티브 영역에 형성된 선택 트랜지스터의 게이트 전극과, 상기 제 1 액티브 영역 및 제 2 액티브 영역에 걸쳐 상기 제 1 도전형 웰에 오버랩되도록 형성되는 부유 게이트와, 상기 게이트 전극 및 부유 게이트 양측의 제 1, 제 2 액티브 영역에 형성되는 제 1, 제 2, 제 3, 제 4 고농도 제 1 도전형 불순물 영역을 포함하고, 상기 제 1 고농도 제 1 도전형 불순물 영역에 공통 소오스 라인이 연결되고, 상기 제 3 고농도 제 1 도전형 불순물 영역에 비트 라인이 연결되며, 상기 제 4 고농도 제 1 도전형 불순물 영역에 워드 라인이 연결된 플래시 메모리 소자의 구동방법에 있어서,상기 비트 라인에 5~10V, 상기 선택 트랜지스터의 게이트에 3
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제 1, 제 2 액티브 영역이 정의되고 상기 제 2 액티브 영역을 포함한 영역에 제 1 도전형 웰이 형성된 제 2 도전형 반도체 기판과, 상기 제 1 액티브 영역에 형성된 선택 트랜지스터의 게이트 전극과, 상기 제 1 액티브 영역 및 제 2 액티브 영역에 걸쳐 상기 제 1 도전형 웰에 오버랩되도록 형성되는 부유 게이트와, 상기 게이트 전극 및 부유 게이트 양측의 제 1, 제 2 액티브 영역에 형성되는 제 1, 제 2, 제 3, 제 4 고농도 제 1 도전형 불순물 영역을 포함하고, 상기 제 1 고농도 제 1 도전형 불순물 영역에 공통 소오스 라인이 연결되고, 상기 제 3 고농도 제 1 도전형 불순물 영역에 비트 라인이 연결되며, 상기 제 4 고농도 제 1 도전형 불순물 영역에 워드 라인이 연결된 플래시 메모리 소자의 구동방법에 있어서,상기 선택 트랜지스터의 게이트, 상기 공통 소오스 라인 및 상기 워드 라인에 0V의 전압을 인가하고, 상기 비트 라인에 10~14V의 전압을 인가하여 상기 부유 게이트에 주입된 전자들을 소거하는 플래시 메모리 소자의 구동 방법
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제 1, 제 2 액티브 영역이 정의되고 상기 제 2 액티브 영역을 포함한 영역에 제 1 도전형 웰이 형성된 제 2 도전형 반도체 기판과, 상기 제 1 액티브 영역에 형성된 선택 트랜지스터의 게이트 전극과, 상기 제 1 액티브 영역 및 제 2 액티브 영역에 걸쳐 상기 제 1 도전형 웰에 오버랩되도록 형성되는 부유 게이트와, 상기 게이트 전극 및 부유 게이트 양측의 제 1, 제 2 액티브 영역에 형성되는 제 1, 제 2, 제 3, 제 4 고농도 제 1 도전형 불순물 영역을 포함하고, 상기 제 1 고농도 제 1 도전형 불순물 영역에 공통 소오스 라인이 연결되고, 상기 제 3 고농도 제 1 도전형 불순물 영역에 비트 라인이 연결되며, 상기 제 4 고농도 제 1 도전형 불순물 영역에 워드 라인이 연결된 플래시 메모리 소자의 구동방법에 있어서,상기 선택 트랜지스터의 게이트에 3
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