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두 양자비트 양자전산 게이트의 구조 및 작동방식에 있어서, SOI(Silicon-on-Insulator)기판의 위층실리콘(top-Si)층에 대하여 소오스와 드레인을 연결하는 전도채널 중앙부분에 적절한 매게 변수에 의한 수십 나노의 이격거리와 수직방향으로 형성된 측면게이트1 및 측면게이트2가 위치하고, 이후 게이트 산화막위로 통상적인 CMOS공정에서의 제어게이트가 위치하는 구조를 특징으로 하는 두 양자비트 양자전산 게이트,
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상기 두 양자비트 양자전산 게이트 제작을 위한 수내지 수십 나노미터 폭의 전도채널로 연결된 소오스와 드레인 및 측면게이트를 위층 실리콘에 적절한 방법의 극미세 패턴을 이용하여 한정하는 단계: 상기 극미세 패턴을 식각하여 위층 실리콘에 액티브 영역 및 측면게이트를 형성하는 단계: 상기 기판 전면에 게이트 산화막을 형성하는 단계: 상기 기판 전면에 제어 게이트로 사용될 물질을 적층 후 적절한 형태로 가공하는 단계를 포함하는 것을 특징으로 하는 두 양자비트 양자전산 게이트,
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상기 청구항 2의 공정에 의해 완성된 소자의 작동특성에 있어서, 전도채널의 양자점 형성 방식이 측면게이트에 인가된 음의 전기적 포텐샬에 의거함을 특징으로 하는 두 양자비트 양자전산 게이트,
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상기 청구항 2의 공정중 측면게이트1 과 측면게이트2의 위치 및 역할에 있어서, 측면게이트1 과 측면게이트2는 각각 전도채널의 반대 방향에서 서로 엇갈리게 위치하며, 측면 게이트1은 두 양자점간 상호작용 및 양자게이트의 역할을 하며 측면게이트2는 두 양자점의 에지부분에 있어서의 좀 더 명확한 터널장벽 형성 및 적절한 포텐샬 인가로 인한 동일한 크기의 양자점을 구현하는 것을 특징으로 하는 두 양자비트 양자전산 게이트,
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상기 청구항 4의 작동특성에 있어서, 적절한 외부 자기장변화 및 측면게이트1의 조절에 의해 두 양자점간 스핀 exchange J가 변함에 따라 두 양자점내의 스핀이 서로 교환하는 것을 특징으로 하는 두 양자 비트 양자전산 게이트,
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청구항 2에 있어서, 극미세 패턴이라 함은, 전자빔 직접 묘화법 및 자기조립법 또는 기타 가능한 모든 방법을 포함하는 것을 특징으로 하는 두 양자비트 양자전산 게이트,
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청구항 2에 있어서, 극미세 패턴이라 함은, 전자빔 직접 묘화법 및 자기조립법 또는 기타 가능한 모든 방법을 포함하는 것을 특징으로 하는 두 양자비트 양자전산 게이트,
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