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나노스케일 다중접합 양자점 소자 및 그 제조방법

  • 기술번호 : KST2015184992
  • 담당센터 : 대전기술혁신센터
  • 전화번호 : 042-610-2279
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요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 본 발명은 통상의 리소그래피와 식각을 이용해 여러 개의 패턴을 만들고 패턴과 패턴 사이의 공간에 전도층을 형성한 후 연마 공정을 거쳐 이를 새로운 패턴으로 만듦으로써, 기존의 공정을 그대로 사용하면서도 패턴의 집적도를 증가시키는 나노스케일 다중접합 양자점 소자 및 그 제조방법에 관한 것이다. 이를 실현하기 위한 수단으로서 본 발명은, (a) 웨이퍼의 상층 실리콘에 채널로 연결되는 소스와 드레인을 패터닝하여 식각하는 단계; (b) 형성된 패턴에 이온을 주입하여 도핑하는 단계; (c) 상층 실리콘 상에 제1산화막을 형성하는 단계; (d) 제1폴리 실리콘층을 성장시키는 단계; (e) 레지스트를 제1폴리 실리콘층 상에 코팅하는 단계; (f) 리소그래피를 이용해 레지스트를 패터닝한 후 현상하여 적어도 2개의 레지스트라인을 형성하는 단계; (g) 각 레지스트라인을 마스크로 제1폴리 실리콘층을 제1산화막이 드러날 때까지 비등방성 식각하여 레지스트라인과 동일 선폭을 갖는 미세패턴을 형성하는 단계; (h) 레지스트라인을 제거한 후 제2산화막을 형성하는 단계; (i) 제2산화막이 형성된 미세패턴 사이에 제2폴리 실리콘층을 증착시켜 충진시키는 단계; (j) 웨이퍼 전체를 평탄화하는 단계; (k) 제3산화막을 형성하는 단계; (l) 제 3 산화막 위에 제3폴리 실리콘층을 증착하는 단계; 및 (m) 평탄화 단계(j)로 채널에 형성되는 양자점에 각각 인접하도록 센싱소자를 패터닝하여 식각하는 단계;를 포함하여 이루어진 것을 특징으로 한다. 양자점, 이중양자점, 다중양자점, 단전자트랜지스터, 양자전산
Int. CL B82Y 40/00 (2011.01) H01L 21/027 (2011.01)
CPC H01L 21/32139(2013.01) H01L 21/32139(2013.01) H01L 21/32139(2013.01) H01L 21/32139(2013.01) H01L 21/32139(2013.01) H01L 21/32139(2013.01) H01L 21/32139(2013.01)
출원번호/일자 1020060097768 (2006.10.09)
출원인 충북대학교 산학협력단
등록번호/일자 10-0923193-0000 (2009.10.15)
공개번호/일자 10-2008-0032277 (2008.04.15) 문서열기
공고번호/일자 (20091022) 문서열기
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태 소멸
심사진행상태 수리
심판사항
구분
원출원번호/일자
관련 출원번호
심사청구여부/일자 Y (2007.10.08)
심사청구항수 6

출원인

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번호 이름 국적 주소
1 충북대학교 산학협력단 대한민국 충청북도 청주시 서원구

발명자

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번호 이름 국적 주소
1 최중범 대한민국 충청북도 청주시 흥덕구
2 이종진 대한민국 충북 청주시 상당구
3 신 승 준 대한민국 강원 평창군
4 정래식 대한민국 경북

대리인

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번호 이름 국적 주소
1 윤의상 대한민국 충청북도 청주시 흥덕구 풍산로 **, 충북중소기업종합지원센타 *층 한울국제특허법률사무소 (가경동)
2 김문종 대한민국 서울특별시 강남구 삼성로**길*, *층(대치동 삼성빌딩)(특허법인 아이퍼스)
3 손은진 대한민국 서울특별시 강남구 삼성로**길*, *층(대치동 삼성빌딩)(특허법인 아이퍼스)

최종권리자

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번호 이름 국적 주소
1 나노칩스 주식회사 충청북도 청주시 상당구
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번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 특허출원서
Patent Application		 2006.10.09 수리 (Accepted) 1-1-2006-0726280-05
2 보정요구서
Request for Amendment		 2006.10.20 발송처리완료 (Completion of Transmission) 1-5-2006-0133787-81
3 서지사항보정서
Amendment to Bibliographic items		 2006.10.26 수리 (Accepted) 1-1-2006-0776080-86
4 출원인변경신고서
Applicant change Notification		 2007.04.25 수리 (Accepted) 1-1-2007-0312572-12
5 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2007.06.19 수리 (Accepted) 4-1-2007-5095424-70
6 [출원인변경]권리관계변경신고서
[Change of Applicant] Report on Change of Proprietary Status		 2007.09.12 수리 (Accepted) 1-1-2007-0660344-37
7 [대리인선임]대리인(대표자)에 관한 신고서
[Appointment of Agent] Report on Agent (Representative)		 2007.09.20 수리 (Accepted) 1-1-2007-0682178-69
8 [심사청구]심사청구(우선심사신청)서
[Request for Examination] Request for Examination (Request for Preferential Examination)		 2007.10.08 수리 (Accepted) 1-1-2007-0719661-67
9 [명세서등 보정]보정서
[Amendment to Description, etc.] Amendment		 2007.10.08 보정승인간주 (Regarded as an acceptance of amendment) 1-1-2007-0719663-58
10 선행기술조사의뢰서
Request for Prior Art Search		 2008.09.16 수리 (Accepted) 9-1-9999-9999999-89
11 선행기술조사보고서
Report of Prior Art Search		 2008.10.10 수리 (Accepted) 9-1-2008-0061710-05
12 의견제출통지서
Notification of reason for refusal		 2009.01.22 발송처리완료 (Completion of Transmission) 9-5-2009-0031700-28
13 [지정기간연장]기간연장(단축, 경과구제)신청서
[Designated Period Extension] Application of Period Extension(Reduction, Progress relief)		 2009.03.23 수리 (Accepted) 1-1-2009-0173691-44
14 [지정기간연장]기간연장(단축, 경과구제)신청서
[Designated Period Extension] Application of Period Extension(Reduction, Progress relief)		 2009.04.21 수리 (Accepted) 1-1-2009-0239555-79
15 [명세서등 보정]보정서
[Amendment to Description, etc.] Amendment		 2009.05.21 보정승인간주 (Regarded as an acceptance of amendment) 1-1-2009-0304054-10
16 [거절이유 등 통지에 따른 의견]의견(답변, 소명)서
[Opinion according to the Notification of Reasons for Refusal] Written Opinion(Written Reply, Written Substantiation)		 2009.05.21 수리 (Accepted) 1-1-2009-0304055-66
17 등록결정서
Decision to grant		 2009.09.22 발송처리완료 (Completion of Transmission) 9-5-2009-0391705-00
18 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2014.08.28 수리 (Accepted) 4-1-2014-5103343-45
19 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2015.06.17 수리 (Accepted) 4-1-2015-5081402-70
20 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2018.05.15 수리 (Accepted) 4-1-2018-5086612-26
21 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2020.07.06 수리 (Accepted) 4-1-2020-5149268-82
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번호 청구항
1 1
(a) 웨이퍼의 상층 실리콘(TS)에 채널(CH)로 연결되는 소스(S1)와 드레인(D1)을 패터닝하여 식각하는 단계; (b) 형성된 패턴에 이온을 주입하여 도핑하는 단계; (c) 상층 실리콘(TS) 상에 제1산화막(OX1)을 형성하는 단계; (d) 제1폴리 실리콘층(PS1)을 성장시키는 단계; (e) 레지스트(RE)를 제1폴리 실리콘층(PS1) 상에 코팅하는 단계; (f) 리소그래피를 이용해 레지스트(RE)를 패터닝한 후 현상하여 적어도 2개의 레지스트라인(REL)을 형성하는 단계; (g) 각 레지스트라인(REL)을 마스크로 제1폴리 실리콘층(PS1)을 제1산화막(OX1)이 드러날 때까지 비등방성 식각하여 레지스트라인(REL)과 동일 선폭을 갖는 미세패턴(PAT)을 형성하는 단계; (h) 레지스트라인(REL)을 제거한 후 제2산화막(OX2)을 형성하는 단계; (i) 제2산화막(OX2)이 형성된 미세패턴(PAT) 사이에 제2폴리 실리콘층(PS2)을 증착시켜 충진시키는 단계; (j) 웨이퍼 전체를 평탄화하는 단계; (k) 제3산화막(OX3)을 형성하는 단계; (l) 제3산화막(OX3) 위에 제3폴리 실리콘층(PS3)을 증착하는 단계; 및 (m) 평탄화 단계(j)로 채널에 형성되는 양자점에 각각 인접하도록 센싱소자를 패터닝하여 식각하는 단계;를 포함하여 이루어지고, 상기 평탄화 단계(j)는 상층 실리콘(TS) 위의 제1폴리 실리콘층(PS1)과 제2폴리 실리콘층(PS2)이 모두 제거되고 제1폴리 실리콘층(PS1)으로 이루어진 미세패턴(PAT) 위의 제2폴리 실리콘층(PS) 역시 모두 제거될 때까지 평탄화하여 채널 양측에 독립된 게이트들을 쌍으로 얻는 것을 특징으로 하는 나노스케일 다중접합 양자점 소자의 제조방법
2 2
제 1 항에 있어서, 상기 패턴의 식각 단계(m)는 센싱 소자로서 단전자 트랜지스터, 초고주파 단전자 트랜지스터(RF-SET), 양자점 접촉(Quantum Point Contact, QPC) 등을 리소그래피로 패터닝한 후 식각하는 것을 특징으로 하는 나노스케일 다중접합 양자점 소자의 제조방법
3 3
제 1 항 또는 제 2 항에 의한 제조방법으로 제조된 것을 특징으로 하는 나노스케일 다중접합 양자점 소자
4 4
(a) 웨이퍼의 상층 실리콘(TS)에 채널(CH)로 연결되는 소스(S1)와 드레인(D1)을 패터닝하여 식각하는 단계; (b) 형성된 패턴에 이온을 주입하여 도핑하는 단계; (c) 상층 실리콘(TS) 상에 제1산화막(OX1)을 형성하는 단계; (d) 제1폴리 실리콘층(PS1)을 성장시키는 단계; (e) 레지스트(RE)를 제1폴리 실리콘층(PS1) 상에 코팅하는 단계; (f) 리소그래피를 이용해 레지스트(RE)를 패터닝한 후 현상하여 적어도 2개의 레지스트라인(REL)을 형성하는 단계; (g) 각 레지스트라인(REL)을 마스크로 제1폴리 실리콘층(PS1)을 제1산화막(OX1)이 드러날 때까지 비등방성 식각하여 레지스트라인(REL)과 동일 선폭을 갖는 미세패턴(PAT)을 형성하는 단계; (h) 레지스트라인(REL)을 제거한 후 제2산화막(OX2)을 형성하는 단계; (i) 제2산화막(OX2)이 형성된 미세패턴(PAT) 사이에 제2폴리 실리콘층(PS2)을 증착시켜 충진시키는 단계; (j) 웨이퍼 전체를 평탄화하는 단계; (k) 제3산화막(OX3)을 형성하는 단계; (l) 제3산화막(OX3) 위에 제3폴리 실리콘층(PS3)을 증착하는 단계; 및 (m) 평탄화 단계(j)로 채널에 형성되는 양자점에 각각 인접하도록 센싱소자를 패터닝하여 식각하는 단계;를 포함하여 이루어지고, 상기 평탄화 단계(j)는 상층 실리콘(TS) 위의 제1폴리 실리콘층(PS1)과 제2폴리 실리콘층(PS2)은 모두 남고 제1폴리 실리콘층(PS1)으로 이루어진 미세패턴(PAT) 위의 제2폴리 실리콘층(PS2)은 모두 제거될 때까지 평탄화하여 채널을 감싸는 형태의 게이트를 얻는 것을 특징으로 하는 나노스케일 다중접합 양자점 소자의 제조방법
5 5
제 4 항에 있어서, 상기 패턴의 식각 단계(m)는 센싱 소자로서 단전자 트랜지스터, 초고주파 단전자 트랜지스터(RF-SET), 양자점 접촉(Quantum Point Contact, QPC) 등을 리소그래피로 패터닝한 후 식각하는 것을 특징으로 하는 나노스케일 다중접합 양자점 소자의 제조방법
6 6
제 4 항 또는 제 5 항에 의한 제조방법으로 제조된 것을 특징으로 하는 나노스케일 다중접합 양자점 소자
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