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단전자 논리소자를 이용한 반가산기 및 반감산기로 이용가능한 연산기 및 그 제어방법

  • 기술번호 : KST2015185010
  • 담당센터 : 대전기술혁신센터
  • 전화번호 : 042-610-2279
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요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 본 발명은 2개의 게이트를 갖는 단전자 논리소자를 이용한 연산기로서, 더욱 상세하게는 단전자 논리소자와 전계효과 트랜지스터를 직렬연결한 제1연산부와 병렬연결된 2개의 단전자 논리소자와 전계효과 트랜지스터를 포함하는 제2연산부를 구성하여, 집적화가 가능하고, 반가산 뿐만 아니라 반감산의 연산을 수행할 수 있는 단전자 논리소자를 이용한 반가산 및 반감산용 연산기와 그 제어방법에 관한 것이다. 본 발명에 따른 단전자 논리소자를 이용한 반가산 및 반감산용 연산기는 전계효과 트랜지스터와 2개의 게이트를 갖는 단전자 논리소자로 구성되고, 단전자 논리소자와 전계효과 트랜지스터가 직렬연결된 제1연산부; 및 2개의 게이트를 갖는 단전자 논리소자와 전계효과 트랜지스터로 구성되고, 단전자 논리소자가 2개 병렬연결된 제2연산부;를 포함하고, 이때 단전자 논리소자는 소오스와 드레인 채널 사이에 양자점을 갖는 단전자 논리소자이며, 제1연산부는 제1,2입력게이트로부터 입력받은 2개의 입력을 덧셈 또는 뺄셈하는 연산을 수행하여 출력하고, 제2연산부는 제1,2입력게이트로부터 입력받은 2개의 입력의 올림수 또는 빌림수를 출력하는 것을 특징으로 한다. 단전자 논리 소자, 반가산기, 반감산기, 쿨롱진동
Int. CL G06F 7/00 (2011.01) G06F 7/501 (2011.01) B82Y 10/00 (2011.01)
CPC G06F 7/502(2013.01) G06F 7/502(2013.01) G06F 7/502(2013.01) G06F 7/502(2013.01)
출원번호/일자 1020070121194 (2007.11.27)
출원인 충북대학교 산학협력단
등록번호/일자 10-0949023-0000 (2010.03.15)
공개번호/일자 10-2009-0054499 (2009.06.01) 문서열기
공고번호/일자 (20100323) 문서열기
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태 소멸
심사진행상태 수리
심판사항
구분 신규
원출원번호/일자
관련 출원번호
심사청구여부/일자 Y (2008.09.03)
심사청구항수 10

출원인

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번호 이름 국적 주소
1 충북대학교 산학협력단 대한민국 충청북도 청주시 서원구

발명자

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번호 이름 국적 주소
1 최중범 대한민국 충청북도 청주시 흥덕구
2 김상진 대한민국 충북 청원군
3 이창근 대한민국 서울 구로구

대리인

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번호 이름 국적 주소
1 김문종 대한민국 서울특별시 강남구 삼성로**길*, *층(대치동 삼성빌딩)(특허법인 아이퍼스)
2 손은진 대한민국 서울특별시 강남구 삼성로**길*, *층(대치동 삼성빌딩)(특허법인 아이퍼스)

최종권리자

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번호 이름 국적 주소
1 나노칩스(주) 충청북도 청주시 상당구
번호, 서류명, 접수/발송일자, 처리상태, 접수/발송일자의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 행정처리 표입니다.
번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 [특허출원]특허출원서
[Patent Application] Patent Application		 2007.11.27 수리 (Accepted) 1-1-2007-0850221-87
2 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2007.11.28 수리 (Accepted) 4-1-2007-5179320-78
3 [출원인변경]권리관계변경신고서
[Change of Applicant] Report on Change of Proprietary Status		 2008.02.01 수리 (Accepted) 1-1-2008-0084416-16
4 [명세서등 보정]보정서
[Amendment to Description, etc.] Amendment		 2008.09.03 보정승인간주 (Regarded as an acceptance of amendment) 1-1-2008-0626256-65
5 [심사청구]심사청구(우선심사신청)서
[Request for Examination] Request for Examination (Request for Preferential Examination)		 2008.09.03 수리 (Accepted) 1-1-2008-0626258-56
6 선행기술조사의뢰서
Request for Prior Art Search		 2009.01.12 수리 (Accepted) 9-1-9999-9999999-89
7 선행기술조사보고서
Report of Prior Art Search		 2009.02.19 수리 (Accepted) 9-1-2009-0011832-95
8 의견제출통지서
Notification of reason for refusal		 2009.09.30 발송처리완료 (Completion of Transmission) 9-5-2009-0407125-48
9 [거절이유 등 통지에 따른 의견]의견(답변, 소명)서
[Opinion according to the Notification of Reasons for Refusal] Written Opinion(Written Reply, Written Substantiation)		 2009.11.24 수리 (Accepted) 1-1-2009-0721190-36
10 등록결정서
Decision to grant		 2010.02.23 발송처리완료 (Completion of Transmission) 9-5-2010-0076736-73
11 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2014.08.28 수리 (Accepted) 4-1-2014-5103343-45
12 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2015.06.17 수리 (Accepted) 4-1-2015-5081402-70
13 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2018.05.15 수리 (Accepted) 4-1-2018-5086612-26
14 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2020.07.06 수리 (Accepted) 4-1-2020-5149268-82
번호, 청구항의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 청구항 표입니다.
번호 청구항
1 1
제1입력게이트와 제2입력게이트가 형성된 연산기에 있어서, 전계효과 트랜지스터와 2개의 게이트를 갖는 단전자 논리소자로 구성되고, 상기 단전자 논리소자와 상기 전계효과 트랜지스터가 직렬연결된 제1연산부; 및 2개의 게이트를 갖는 단전자 논리소자와 전계효과 트랜지스터로 구성되고, 상기 단전자 논리소자가 2개 병렬연결된 제2연산부;를 포함하고, 상기 단전자 논리소자는 소오스와 드레인 채널 사이에 양자점을 갖는 단전자 논리소자이며, 상기 제1연산부는 상기 제1,2입력게이트로부터 입력받은 2개의 입력을 덧셈 또는 뺄셈하는 연산을 수행하여 출력하고, 상기 제2연산부는 상기 제1,2입력게이트로부터 입력받은 2개의 입력의 올림수 또는 빌림수를 출력하는 것을 특징으로 하는 단전자 논리소자를 이용한 반가산기 및 반감산기로 이용가능한 연산기
2 2
제1입력게이트와 제2입력게이트가 형성된 연산기에 있어서, 저항과 2개의 게이트를 갖는 단전자 논리소자로 구성되고, 상기 단전자 논리소자와 상기 저항이 직렬연결된 제1연산부; 및 2개의 입력을 갖는 단전자 논리소자와 저항으로 구성되고, 상기 단전자 논리소자가 2개 병렬연결된 제2연산부;를 포함하고, 상기 단전자 논리소자는 소오스와 드레인 채널 사이에 양자점을 갖는 단전자 논리소자이며, 상기 제1연산부는 상기 제1,2입력게이트로부터 입력받은 2개의 입력을 덧셈 또는 뺄셈하는 연산을 수행하여 출력하고, 상기 제2연산부는 상기 제1,2입력게이트로부터 입력받은 2개의 입력의 올림수 또는 빌림수를 출력하는 것을 특징으로 하는 단전자 논리소자를 이용한 반가산기 및 반감산기로 이용가능한 연산기
3 3
제 1 항 또는 제 2 항에 있어서, 상기 제1연산부의 상기 단전자 논리소자의 상기 2개의 게이트는, 각각 상기 제1,2입력게이트와 연결된 것을 특징으로 하는 단전자 논리소자를 이용한 반가산기 및 반감산기로 이용가능한 연산기
4 4
제 1 항 또는 제 2 항에 있어서, 상기 제2연산부의 상기 단전자 논리소자중 어느 하나의 단전자 논리소자의 게이트는 상기 제1입력게이트와 제1조절게이트이고, 다른 하나의 단전자 논리소자의 게이트는 상기 제2입력게이트와 제2조절게이트인 것을 특징으로 하는 단전자 논리소자를 이용한 반가산기 및 반감산기로 이용가능한 연산기
5 5
제 1 항 또는 제 2 항에 있어서, 상기 단전자 나노소자의 2개의 게이트는 상기 양자점과 동일한 전기용량적 결합관계인 것을 특징으로 하는 단전자 논리소자를 이용한 반가산기 및 반감산기로 이용가능한 연산기
6 6
제1연산부의 전계효과 트랜지스터의 게이트로 전압을 일정하게 인가하여 2개의 입력에 대한 덧셈 연산을 출력하는 단계; 및 제2연산부의 전계효과 트랜지스터의 게이트로 전압을 일정하게 인가하여 2개의 입력에 대한 올림수를 출력하는 단계;를 포함하여 반가산기로 이용하는 것을 특징으로 하는 단전자 논리소자를 이용한 반가산기 및 반감산기로 이용가능한 연산기의 제어방법
7 7
제2연산부의 단전자 논리소자에 형성된 제1,2조절게이트 중 어느 하나에 전압을 인가하여 2개의 입력중 어느 하나의 위상을 180°바꾸는 단계; 제1연산부의 전계효과 트랜지스터의 게이트로 전압을 일정하게 인가하여 상기 2개의 입력에 대한 뺄셈 연산을 출력하는 단계; 및 상기 제2연산부의 전계효과 트랜지스터의 게이트로 전압을 일정하게 인가하여 2개의 입력에 대한 빌림수를 출력하는 단계;를 포함하여 반감산기로 이용하는 것을 특징으로 하는 단전자 논리소자를 이용한 반가산기 및 반감산기로 이용가능한 연산기의 제어방법
8 8
제 6 항 또는 제 7 항에 있어서, 상기 제1연산부 및 상기 제2연산부의 전계효과 트랜지스터의 게이트로 인가되는 전압은 상기 전계효과 트랜지스터의 문턱전압인 것을 특징으로 하는 단전자 논리소자를 이용한 반가산기 및 반감산기로 이용가능한 연산기의 제어방법
9 9
제 6 항에 있어서, 상기 덧셈연산 출력단계와 상기 올림수 출력단계는, 상기 제1연산부와 상기 제2연산부의 상기 단전자 소자의 양자점의 상부에 구비된 조절게이트로 전압을 일정하게 인가하는 것을 포함하는 것을 특징으로 하는 단전자 논리소자를 이용한 반가산기 및 반감산기로 이용가능한 연산기의 제어방법
10 10
제 7 항에 있어서, 상기 뺄셈연산 출력단계와 상기 빌림수 출력단계는, 상기 제1연산부와 상기 제2연산부의 상기 단전자 소자의 양자점의 상부에 구비된 조절게이트로 전압을 일정하게 인가하는 것을 포함하는 것을 특징으로 하는 단전자 논리소자를 이용한 반가산기 및 반감산기로 이용가능한 연산기의 제어방법
지정국 정보가 없습니다
패밀리정보가 없습니다
국가 R&D 정보가 없습니다.