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다가 처리가 가능한 NOR 또는 NAND 논리 회로 및 그 논리회로의 패턴 형성방법 및 그 논리회로의 제작방법

  • 기술번호 : KST2015185031
  • 담당센터 : 대전기술혁신센터
  • 전화번호 : 042-610-2279
요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 본 발명은 동일한 패턴의 전자빔 리소그래피의 패턴을 가지고 실리콘 단전자 소자(SET)를 이용한 다가(Multiple-Value) 신호를 처리를 할 수 있는 각각의 NOR, NAND 논리 회로를 제작하기 위한 제조방법에 관한 것이다. 본 발명에서 정의하는 NOR 및 NAND 논리 회로는 1개의 전계효과 트랜지스터(FET)와 2개의 단전자 소자들로 구성되어지며 단전자 소자가 가지는 쿨롱 진동을 이용하여 “0”과 “1”신호뿐만 아니라 다가의 신호(“0”,“1”,“2”,“3”,…)의 연산이 가능한 논리 회로로서, 전계효과 트랜지스터 아래로 단전자 소자들을 병렬로 연결하면 NOR 논리 회로로 동작하게 되고, 직렬로 연결을 할 경우 NAND 논리 회로로 동작하게 되며 각각의 NOR, NAND 논리 회로를 구성하는 단전자 소자들은 양자점과 동일한 평면에 위치한 측면 게이트를 가지고 있어서 단전자 소자에서 나오는 신호의 위상을 조절 가능하다. 본 발명을 통하여 NOR와 NAND 논리 회로의 중요한 구성 요소인 단전자 소자를 제작하기 위한 전자빔 리소그래피 공정에서 동일한 전자빔 리소그래피 패턴을 이용하여 NOR와 NAND 논리 회로를 제작할 수 있다. 따라서, 공정의 단순화, 공정 시간의 단축 및 전자빔 리소그래피 패턴 개발 시간 단축을 얻을 수 있는 것과 동시에 각각의 실리콘 단전자 소자의 양자점을 전자빔 리소그래피 공정을 진행시 같이 정의된 측면 게이트를 이용하여 NOR, NAND 논리 회로의 연산 기능에 추가된 회로가 없이 연산 결과에 대한 인버터 기능을 가지게 된다. 단전자 소자, 측면게이트, 양자점, 쿨롱진동
Int. CL H01L 29/775 (2006.01)
CPC H01L 29/7613(2013.01) H01L 29/7613(2013.01) H01L 29/7613(2013.01) H01L 29/7613(2013.01)
출원번호/일자 1020060098288 (2006.10.10)
출원인 충북대학교 산학협력단
등록번호/일자 10-1043132-0000 (2011.06.14)
공개번호/일자 10-2008-0032731 (2008.04.16) 문서열기
공고번호/일자 (20110620) 문서열기
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태 소멸
심사진행상태 수리
심판사항
구분
원출원번호/일자
관련 출원번호
심사청구여부/일자 Y (2008.11.28)
심사청구항수 10

출원인

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번호 이름 국적 주소
1 충북대학교 산학협력단 대한민국 충청북도 청주시 서원구

발명자

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번호 이름 국적 주소
1 최중범 대한민국 충청북도 청주시 흥덕구
2 김상진 대한민국 충북 청원군
3 황재호 대한민국 경북 봉화군
4 이창근 대한민국 서울 구로구

대리인

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번호 이름 국적 주소
1 김문종 대한민국 서울특별시 강남구 삼성로**길*, *층(대치동 삼성빌딩)(특허법인 아이퍼스)
2 손은진 대한민국 서울특별시 강남구 삼성로**길*, *층(대치동 삼성빌딩)(특허법인 아이퍼스)

최종권리자

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번호 이름 국적 주소
1 충북대학교 산학협력단 대한민국 충청북도 청주시 서원구
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번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 특허출원서
Patent Application
2006.10.10 수리 (Accepted) 1-1-2006-0730047-12
2 서지사항보정서
Amendment to Bibliographic items
2006.12.07 수리 (Accepted) 1-1-2006-0906943-34
3 출원인변경신고서
Applicant change Notification
2007.04.24 수리 (Accepted) 1-1-2007-0309362-60
4 출원인정보변경(경정)신고서
Notification of change of applicant's information
2007.06.19 수리 (Accepted) 4-1-2007-5095424-70
5 출원인정보변경(경정)신고서
Notification of change of applicant's information
2007.11.28 수리 (Accepted) 4-1-2007-5179320-78
6 [대리인선임]대리인(대표자)에 관한 신고서
[Appointment of Agent] Report on Agent (Representative)
2008.05.06 수리 (Accepted) 1-1-2008-0320851-23
7 [출원인변경]권리관계변경신고서
[Change of Applicant] Report on Change of Proprietary Status
2008.05.09 수리 (Accepted) 1-1-2008-0331622-32
8 보정요구서
Request for Amendment
2008.05.13 발송처리완료 (Completion of Transmission) 1-5-2008-0062553-30
9 [심사청구]심사청구(우선심사신청)서
[Request for Examination] Request for Examination (Request for Preferential Examination)
2008.11.28 수리 (Accepted) 1-1-2008-0822312-77
10 [명세서등 보정]보정서
[Amendment to Description, etc.] Amendment
2008.11.28 보정승인간주 (Regarded as an acceptance of amendment) 1-1-2008-0822280-04
11 보정요구서
Request for Amendment
2008.12.03 발송처리완료 (Completion of Transmission) 1-5-2008-0131172-45
12 [출원서등 보정]보정서
[Amendment to Patent Application, etc.] Amendment
2008.12.04 수리 (Accepted) 1-1-2008-0837698-14
13 선행기술조사의뢰서
Request for Prior Art Search
2009.08.10 수리 (Accepted) 9-1-9999-9999999-89
14 선행기술조사보고서
Report of Prior Art Search
2009.09.15 수리 (Accepted) 9-1-2009-0051679-21
15 의견제출통지서
Notification of reason for refusal
2010.10.28 발송처리완료 (Completion of Transmission) 9-5-2010-0488094-66
16 [거절이유 등 통지에 따른 의견]의견(답변, 소명)서
[Opinion according to the Notification of Reasons for Refusal] Written Opinion(Written Reply, Written Substantiation)
2010.12.16 수리 (Accepted) 1-1-2010-0830834-89
17 [명세서등 보정]보정서
[Amendment to Description, etc.] Amendment
2010.12.16 보정승인간주 (Regarded as an acceptance of amendment) 1-1-2010-0830835-24
18 등록결정서
Decision to grant
2011.05.17 발송처리완료 (Completion of Transmission) 9-5-2011-0264910-66
19 출원인정보변경(경정)신고서
Notification of change of applicant's information
2014.08.28 수리 (Accepted) 4-1-2014-5103343-45
20 출원인정보변경(경정)신고서
Notification of change of applicant's information
2015.06.17 수리 (Accepted) 4-1-2015-5081402-70
21 출원인정보변경(경정)신고서
Notification of change of applicant's information
2018.05.15 수리 (Accepted) 4-1-2018-5086612-26
22 출원인정보변경(경정)신고서
Notification of change of applicant's information
2020.07.06 수리 (Accepted) 4-1-2020-5149268-82
번호, 청구항의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 청구항 표입니다.
번호 청구항
1 1
입력신호를 받는 제 1단전자 소자와 제 2단전자 소자를 가지는 단전자 논리회로에 있어서, 전자가 흐르는 소오스와 드레인 채널에 연결되는 전계효과 트랜지스터; 상기 전계효과 트랜지스터와 직렬 또는 병렬로 연결되는 제 1단전자 소자와 제 2단전자소자; 상기 제 1단전자 소자 및 상기 제 2단전자 소자에 각각 연결되며, 각각이 전압을 공급받아 상기 제 1단전자 소자의 제 1양자점 및 상기 제 2단전자 소자의 제 2양자점에 위상을 변화시켜 상기 입력신호를 변환시키는 제 1측면게이트 및 제 2측면게이트; 상기 소오스와 드레인 채널과 상기 제 1측면게이트 사이에 구비되는 제 1양자점; 및 상기 소오스와 드레인 채널과 상기 제 2측면게이트 사이에 구비되는 제 2양자점;을 포함하는 것을 특징으로 하는 다가 NOR 또는 NAND 논리회로
2 2
제 1항에 있어서, 상기 제 1단전자 소자와 상기 제 2단전자 소자가 상기 전계효과 트랜지스터에 병렬로 연결되고, 상기 제 1단전자 소자와 상기 제 2단전자 소자의 입력신호 모두 1인 경우 출력신호가 1이 되는 것을 특징으로 하는 다가처리가 가능한 NOR 또는 NAND 논리회로
3 3
제 1항에 있어서, 상기 제 1단전자 소자와 상기 제 2단전자 소자가 상기 전계효과 트랜지스터에 직렬로 연결되고, 상기 제 1단전자 소자와 상기 제 2단전자 소자의 입력신호 중 어느 하나가 1인 경우 출력신호가 1이 되는 것을 특징으로 하는 다가처리가 가능한 NOR 또는 NAND 논리회로
4 4
제 2항 또는 제 3항에 있어서, 상기 제 1측면게이트는 전압을 공급받아 제 1양자점의 위상을 조절하고, 상기 제 2 측면게이트는 전압을 공급받아 제 2양자점의 위상을 조절하여, 상기 제 1단전자 소자 및 상기 제 2단전자 소자에서 다가의 신호를 입력받아 다가의 신호를 출력하는 것을 특징으로 하는 다가처리가 가능한 NOR 또는 NAND 논리회로
5 5
기판 위에 절연층을 코팅하고, 상기 절연층 위에 반도체 층을 코팅하여 삼중판을 형성하는 단계; 상기 삼중판에 전자빔 마크를 형성하는 단계; 상기 반도체 층에 리소그래피 공정에 의해 액티브 영역의 패턴을 형성하는 단계;및 상기 액티브 영역에 전자빔 리소그래피로 패턴을 형성하는 단계;를 포함하고, 상기 액티브영역을 형성하는 단계에서, 상기 액티브영역은 논리회로에서 제 1측면게이트와 제 2측면게이트가 형성될 부분과 소오스와 드레인 채널이 형성될 부분에 해당되는 것을 특징으로 하여 NOR 또는 NAND 논리회로를 제작할 수 있는 것을 특징으로 하는 논리회로 패턴 형성방법
6 6
제 5항에 있어서, 상기 전자빔 마크는 상기 반도체층과 상기 절연층 및 상기 기판부분까지 식각되는 것을 특징으로 하는 논리회로 패턴 형성방법
7 7
삭제
8 8
제 5항에 있어서, 전자빔 리소그래피로 패턴을 형성하는 단계에서, 상기 전자빔 리소그래피 패턴에 의해, 상기 제 1측면게이트와 상기 제 2측면게이트가 형성되고, 상기 제 1측면게이트와 상기 소오스와 드레인 채널사이 제 1양자점과 상기 제 2측면게이트와 상기 소오스와 드레인 채널사이 제 2양자점이 구비되는 것을 특징으로 하는 논리회로 패턴 형성방법
9 9
제 8항에 있어서, 동일한 상기 전자빔 리소그래피 패턴에 의해, 상기 액티브 영역의 패턴을 달리하여, 상기 논리회로를 형성할 단전자 소자들이 전계효과 트랜지스터에 병렬 또는 직렬로 연결 가능한 것을 특징으로 하는 논리회로 패턴 형성방법
10 10
상기 제 5항, 제 6항, 제 8항 또는 제 9항 중 어느 한 항에 의한 논리회로 패턴 형성방법을 이용하는 논리회로 제작방법에 있어서, 제 1 및 제 2측면게이트와 소오스와 드레인 채널을 형성하고 있는 반도체층에 산화막을 형성하는 단계; 및 상기 산화막을 형성한 상기 소오스와 드레인 채널에 전계효과 트랜지스터를 설치하고, 입력신호를 받는 제 1단전자 소자 및 제 2단전자 소자가 상기 전계효과 트랜지스터와 병렬 또는 직렬이 되도록 상기 제 1측면게이트에 상기 제 1단전자 소자를 설치하고, 상기 제 2측면게이트에 상기 제 2단전자 소자를 설치하는 단계;를 포함하는 것을 특징으로 하는 NOR 또는 NAND 논리회로 제작방법
11 11
제 10항에 있어서, 상기 제 1측면게이트와 상기 제 2측면게이트에 입력전압을 가하여 상기 제 1단전자 소자 및 제 2단전자 소자의 양자점에 위상을 변화하여 다가의 입력신호를 받아 다가의 출력신호를 내는 것을 특징으로 하는 NOR 또는 NAND 논리회로 제작방법
지정국 정보가 없습니다
패밀리정보가 없습니다
국가 R&D 정보가 없습니다.