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제 1실리콘층(10), 제 1산화막층(11) 및 제 2실리콘층(12)으로 이루어진 SOI기판을 준비하는 단계(S10);
반도체층인 상기 제 2실리콘층(12)을 식각하여 드레인(20), 소오스(22), 적어도 하나의 측면게이트(24), 출력단자(26)가 포함된 액티브 영역을 형성하는 단계(S20);
상기 액티브 영역에서 상기 소오스(22)와 상기 드레인(20) 사이에 양자점(32), 터널링 접합부(34) 및 출력단(36)을 동일한 평면상에 동시에 형성하는 단계(S30);
상기 액티브 영역 상면에 제 2산화막(40)을 형성하는 단계(S40);
상기 양자점(32), 상기 터널링 접합부(34) 및 상기 출력단(36)이 포함되도록 폴리실리콘으로 폴리게이트(50)를 형성하는 단계(S50);
상기 폴리게이트(50), 상기 측면게이트(24), 상기 출력단자(26), 상기 소오스(22) 및 상기 드레인(20)에 불순물 이온을 주입하여 도핑하는 단계(S60);
상기 제 2산화막(40)에 포토레지스트 패턴을 형성하는 단계(S70);
상기 폴리게이트(50), 상기 측면게이트(24), 상기 출력단자(26), 상기 소오스(22) 및 상기 드레인(20)의 일부가 노출되도록 상기 폴리게이트(50) 및 상기 제 2산화막(40)을 식각하는 단계(S80);
식각된 상기 폴리게이트(50), 상기 측면게이트(24), 상기 출력단자(26), 상기 소오스(22) 및 상기 드레인(20)의 상부에 금속막(70)을 증착하는 단계(S90); 및
상기 포토레지스트를 제거하여 패드를 형성하는 단계(S100);를 포함하여 이루어진 것을 특징으로 하는 단전자 터널링 인버터 회로 제조방법
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제 1항에 있어서,
상기 양자점, 터널링 접합부, 측면게이트 및 출력단 형성단계는 전자빔 리소그래피를 이용하여 동시에 형성되는 것을 특징으로 하는 단전자 터널링 인버터 회로 제조방법
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제 1항에 있어서,
상기 제 2산화막 형성 단계(S40)에서 상기 제 2산화막(40)의 두께는 5 ~ 10 ㎚인 것을 특징으로 하는 단전자 터널링 인버터 회로 제조방법
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제 1항에 있어서,
상기 금속막 증착 단계(S90)에서 상기 금속막(70)의 두께는 200 ~ 500 ㎚인 것을 특징으로 하는 단전자 터널링 인버터 회로 제조방법
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제 1항에 있어서,
상기 액티브 영역 형성 단계(S20)는 포토리소그래피 또는 반응성 이온식각(RIE)으로 형성되는 것을 특징으로 하는 단전자 터널링 인버터 회로 제조방법
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6
제 1항에 있어서,
상기 폴리게이트를 형성 단계(S50)에서 상기 폴리게이트(50)는 저압화학기상증착으로 50 ~ 150 ㎚의 두께로 형성된 것을 특징으로 하는 단전자 터널링 인버터 회로 제조방법
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7
제 1항에 있어서,
상기 폴리게이트 및 제 2산화막 식각 단계(S80)는 습식식각으로 이루어지는 것을 특징으로 하는 단전자 터널링 인버터 회로 제조방법
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제 1항 내지 제 7항 중 어느 한 항에 의한 제조방법으로 제조된 것을 특징으로 하는 단전자 터널링 인버터 회로
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