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일정한 전류를 인가하는 복수의 정전류원(VDD)과, 각각의 일 게이트로는 동일한 전위 레벨의 입력전압이 인가되고 각각의 사이드 게이트로는 서로 다른 전위 레벨의 사이드 게이트 입력전압이 인가되어 출력단에서 상기 정전류원의 전류위상을 편이하며 드레인은 상기 정전류원측으로 각각 연결되고 소스는 다치 논리 회로의 하위 로직 값을 대표하는 서로 다른 전위 레벨의 전압원에 각각 연결된 복수의 듀얼 게이트 단전자 트랜지스터와, 상기 복수의 정전류원(VDD)과 상기 복수의 듀얼 게이트 단전자 트랜지스터 사이에 하나 이상 각각 직렬 연결되어 구성되며 게이트단자에 인가되는 바이어스 전압에 따라 상기 복수의 정전류원 각각으로부터의 전류를 상기 듀얼 게이트 단전자 트랜지스터 각각으로 전달하는 모스트랜지스터를 포함하여 구성되는 델타 리터럴 회로가 복수개 구성되어 이루어지는 다치 로직 회로;상기 다치 로직 회로에서 상기 출력단으로 상기 다치 로직 값 중 액티브된 로직값을 선택적으로 액티브되게 하는 듀얼 게이트 단전자 트랜지스터 델타 리터럴 게이트 회로부(110);상기 듀얼 게이트 SET 델타 리터럴 게이트 회로부(110)의 출력을 바이너리 값으로 출력하는 바이너리 로직 회로부(120); 및상기 바이너리 로직 회로부(120)의 출력값을 다중 레벨로 출력하는 다중 레벨 출력부(130)를 포함하여 구성되는 것을 특징으로 하는 듀얼 게이트 단전자 트랜지스터와 모스트랜지스터를 이용한 다치 로직 회로를 갖는 다치 로직 시스템
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제 1 항에 있어서,상기 듀얼 게이트 단전자 트랜지스터의 상기 사이드 게이트에는 상기 출력단에서 상기 정전류원의 전류 위상이 90° 내지 270°편이하도록 사이드 게이트 입력 전압이 인가됨을 특징으로 하는 듀얼 게이트 단전자 트랜지스터와 모스트랜지스터를 이용한 다치 로직 회로를 갖는 다치 로직 시스템
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제 1 항 또는 제 2 항에 있어서,상기 전류 위상 편이에 따라 상기 출력단으로 짝수 로직 값과 홀수 로직값 중 하나가 출력됨을 특징으로 하는 듀얼 게이트 단전자 트랜지스터와 모스트랜지스터를 이용한 다치 로직 회로를 갖는 다치 로직 시스템
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제 1 항에 있어서,상기 모스트랜지스터는 상기 정전류원과 상기 듀얼 게이트 단전자 트랜지스터 사이에서 상위 로직 값에 해당하는 전압이 상기 듀얼 게이트 단전자 트랜지스터의 일 게이트에 입력전압(VM)으로 입력되는 경우 하위 로직 값 모스트랜지스터의 게이트가 액티브되지 않도록 구성된 것을 특징으로 하는듀얼 게이트 단전자 트랜지스터와 모스트랜지스터를 이용한 다치 로직 회로를 갖는 다치 로직 시스템
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제 1 항 또는 제 4 항에 있어서,상기 듀얼 게이트 단전자 트랜지스터의 소스에 연결된 전압원은 상기 듀얼 게이트 단전자 트랜지스터의 일 게이트에 입력되는 입력전압(VM)보다 하위의 전압원이 연결됨을 특징으로 하는 듀얼 게이트 단전자 트랜지스터와 모스트랜지스터를 이용한 다치 로직 회로를 갖는 다치 로직 시스템
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제 1 항에 있어서,상기 듀얼 게이트 단전자 트랜지스터에 직접 연결된 모스트랜지스터의 게이트에는 상기 듀얼 게이트 단전자 트랜지스터의 소스 전압원이 연결됨을 특징으로 하는 듀얼 게이트 단전자 트랜지스터와 모스트랜지스터를 이용한 다치 로직 회로를 갖는 다치 로직 시스템
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제 1 항에 있어서,상기 복수의 델타 리터럴 게이트 회로는,상기 정전류원(VDD)과 제 1 듀얼 게이트 SET(SET41) 및 제 1 내지 제 2 모스트랜지스터(M41)(M42)로 구성되어 r0 출력값(out_r0)을 갖는 r0 델타 리터럴 게이트 회로와,상기 정전류원(VDD)과 제 2 듀얼 게이트 SET(SET42) 및 제 3 내지 제 4 모스트랜지스터(M43)(M44)로 구성되어 r1 출력값(out_r1)을 갖는 제 r1 델타 리터럴 게이트 회로와,상기 정전류원(VDD)과 제 3 듀얼 게이트 SET(SET43) 및 제 5 모스트랜지스터(M45)로 구성되어 r2 출력값(out_r2)을 갖는 제 r2 델타 리터럴 게이트 회로 및상기 정전류원(VDD)과 제 4 듀얼 게이트 SET(SET44) 및 제 6 모스트랜지스터(M46)로 구성되어 r3 출력값(out_r3)을 갖는 제 r3 델타 리터럴 게이트 회로로 구성됨을 특징으로 하는 듀얼 게이트 단전자 트랜지스터와 모스트랜지스터를 이용한 다치 로직 회로를 갖는 다치 로직 시스템
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제 7 항에 있어서,상기 r0 델타 리터럴 게이트와 r2 델타 리터럴 게이트의 사이드 게이트 입력전압은 0[V]로 하고 상기 r1 델타 리터럴 게이트와 r3 델타 리터럴 게이트의 사이드 게이트 입력전압은 e/2Cc[V]로 하여,상기 r1 델타 리터럴 게이트와 상기 r3 델타 리터럴 게이트는 상기 r0 델타 리터럴 게이트와 상기 r2 델타 리터럴 게이트의 오프 영역에서 인에이블되도록 클롱 봉쇄가 편이됨을 특징으로 하는 듀얼 게이트 단전자 트랜지스터와 모스트랜지스터를 이용한 다치 로직 회로를 갖는 다치 로직 시스템
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9
제 7 항에 있어서,상기 r0 델타 리터럴 게이트에는 상기 r2 델타 리터럴 게이트의 출력(out_r2)이 게이트로 연결된 상기 제 2 모스트랜지스터(M42)를 상기 제 1 듀얼 게이트 SET(SET 41)의 드레인 노드 전압 클램핑을 위한 상기 제 1 모스트랜지스터(M41)의 드레인 노드와 직렬로 연결되고, 상기 r2 델타 리터럴 게이트의 제 3 듀얼 게이트 SET(SET 43)의 소스 노드는 상기 r2 델타 리터럴 게이트보다 하위의 로직 값에 대응하는 Vcc1 전압원에 연결되며, 상기 r1 델타 리터럴 게이트에는 상기 r3 델타 리터럴 게이트의 출력(out_r3)이 게이트로 연결된 상기 제 5 모스트랜지스터(M45)를 상기 제 3 듀얼 게이트 SET(SET 43)의 드레인 노드 전압 클램핑을 위한 상기 제 5 모스트랜지스터(M45)의 드레인 노드가 직렬로 연결되고, 상기 r3 델타 리터럴 게이트의 제 4 듀얼 게이트 SET(SET 44)의 소스 노드는 상기 r3 델타 리터럴 게이트보다 하위의 로직 값에 대응하는 Vcc2 전압원에 연결되어 다치 로직의 델타 리터럴 게이트 회로로 구성됨을 특징으로 하는 듀얼 게이트 단전자 트랜지스터와 모스트랜지스터를 이용한 다치 로직 회로를 갖는 다치 로직 시스템
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제 1 항에 있어서,상기 듀얼 게이트 단전자 트랜지스터 델타 리터럴 게이트 회로부(110)는, 제 1 듀얼 게이트 SET(SET51)와 정전류원(VDD) 사이에 직렬 연결된 제 1 내지 제 2 모스트랜지스터(M71)(M72)로 구성된 제 1 델타 리터럴 게이트 회로(DLG1)와,제 2 듀얼 게이트 SET(SET52)와 상기 정전류원(VDD) 사이에 직렬연결된 제 3 내지 제 4 모스트랜지스터(M73)(M74)로 구성된 제 2 델타 리터럴 게이트 회로(DLG2)와,제 3 듀얼 게이트 SET(SET53)와 상기 정전류원(VDD) 사이에 직렬 연결된 제 5 모스트랜지스터(M75)로 구성된 제 3 델타 리터럴 게이트 회로(DLG3)와,제 4 듀얼 게이트 SET(SET54)와 상기 정전류원(VDD) 사이에 직렬 연결된 제 6 모스트랜지스터(M76)로 구성된 제 4 델타 리터럴 게이트 회로(DLG4)와, 제 5 듀얼 게이트 SET(SET55)와 상기 정전류원(VDD) 사이에 직렬 연결된 제 7 내지 제 8 모스트랜지스터(M77)(M78)가 구성된 제 5 델타 리터럴 게이트 회로(DLG5)와,제 6 듀얼 게이트 SET(SET56)와 상기 정전류원(VDD) 사이에 직렬 연결된 제 9 내지 제 10 모스트랜지스터(M79)(M80)로 구성된 제 6 델타 리터럴 게이트 회로(DLG6)와,제 7 듀얼 게이트 SET(SET57)와 상기 정전류원(VDD) 사이에 직렬 연결된 제 11 모스트랜지스터(M81)로 구성된 제 7 델타 리터럴 게이트 회로(DLG7) 및제 8 듀얼 게이트 SET(SET58)와 상기 정전류원(VDD) 사이에 직렬 연결된 제 12 모스트랜지스터(M82)로 구성된 제 8 델타 리터럴 게이트 회로(DLG8)로 구성됨을 특징으로 하는 듀얼 게이트 단전자 트랜지스터와 모스트랜지스터를 이용한 다치 로직 회로를 갖는 다치 로직 시스템
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제 11 항에 있어서,상기 제 1 내지 제 4 듀얼 게이트 단전자 트랜지스터(SET51)(SET52)(SET53)(SET54)의 일 게이트에는 다치 반가산기의 x값이 입력되고, 상기 제 5 내지 제 8 듀얼 게이트 단전자 트랜지스터(SET55)(SET56)(SET57)(SET58)의 일 게이트에는 다치 반가산기의 y값이 입력되며, 상기 제 1 델타 리터럴 게이트 회로(DLG1), 제 3 델타 리터럴 게이트 회로(DLG3), 제 5 델타 리터럴 게이트 회로(DLG5) 및 제 7 델타 리터럴 게이트 회로(DLG7)의 사이드 게이트 입력전압은 0[V]로 하고,상기 제 2 델타 리터럴 게이트 회로(DLG2), 제 4 델타 리터럴 게이트 회로(DLG4), 제 6 델타 리터럴 게이트 회로(DLG6) 및 제 8 델타 리터럴 게이트 회로(DLG8)의 사이드 게이트 입력전압은 e/2Cc[V]로 하며,상기 제 1 델타 리터럴 게이트 회로(DLG1)의 상기 제 2 모스트랜지스터(M72)의 게이트에는 상기 제 3 델타 리터럴 게이트 회로(DLG3)의 출력(x2)이 연결되고,상기 제 2 델타 리터럴 게이트 회로(DLG2)의 상기 제 4 모스트랜지스터(M74)의 게이트에는 상기 제 4 델타 리터럴 게이트 회로(DLG4)의 출력(x3)이 연결되며,상기 제 3 델타 리터럴 게이트 회로(DLG3)의 상기 제 3 듀얼 게이트 SET(SET 53)의 소스 노드는 상기 제 3 델타 리터럴 게이트 회로(DLG3)보다 하위의 로직 값에 대응하는 Vcc1 전압원에 연결되고, 상기 제 4 델타 리터럴 게이트 회로(DLG4)의 상기 제 4 듀얼 게이트 SET(SET 74)의 소스 노드는 상기 제 4 델타 리터럴 게이트 회로(DLG4)보다 하위의 로직 값에 대응하는 Vcc2 전압원에 연결되며,상기 제 5 델타 리터럴 게이트 회로(DLG5)의 상기 제 8 모스트랜지스터(M78)의 게이트에는 상기 제 7 델타 리터럴 게이트 회로(DLG7)의 출력(y2)이 연결되고,상기 제 6 델타 리터럴 게이트 회로(DLG6)의 상기 제 5 모스트랜지스터(M75)의 게이트에는 상기 제 8 델타 리터럴 게이트 회로(DLG8)의 출력(y3)이 연결되며,상기 제 7 델타 리터럴 게이트 회로(DLG7)의 상기 제 7 듀얼 게이트 SET(SET 57)의 소스 노드는 상기 제 7 델타 리터럴 게이트 회로(DLG7)보다 하위의 로직 값에 대응하는 Vcc1 전압원에 연결되고, 상기 제 8 델타 리터럴 게이트 회로(DLG8)의 상기 제 8 듀얼 게이트 SET(SET 74)의 소스 노드는 상기 제 8 델타 리터럴 게이트 회로(DLG8)보다 하위의 로직 값에 대응하는 Vcc2 전압원에 연결됨을 특징으로 하는 듀얼 게이트 단전자 트랜지스터와 모스트랜지스터를 이용한 다치 로직 회로를 갖는 다치 로직 시스템
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