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SOI 웨이퍼의 상층실리콘층을 패터닝하여, 가로 방향과 세로 방향이 연결되어 형성된 P형 또는 진성 실리콘 영역과 끝단 각각이 상기 P형 또는 진성 실리콘 영역의 가로방향 끝단에 연결된 복수의 N형 실리콘 영역으로 구성된 채널;상기 P형 또는 진성 실리콘 영역의 가로 방향과 세로 방향이 교차하는 교차영역의 가로 방향측 상부에 끝단이 위치하여 상기 채널 내의 전위를 국소적으로 제어하는 복수의 터널링 장벽 게이트, 상기 교차 영역과 상기 교차영역과 근접한 또 다른 교차영역 사이 상부에 끝단이 위치하여 상기 채널 내의 전위를 국소적으로 제어하는 커플링 게이트 및 상기 교차영역의 중심 상부에 끝단이 위치하여 상기 교차영역에 형성되는 양자점의 상태를 감지하는 센서 게이트를 구비하는 게이트; 및상기 P형 또는 진성 실리콘 영역 상부에 형성되어 자유전자밀도를 조절하는 반전층 게이트를 포함하는 것을 특징으로 하는 다중양자점 소자
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제 1 항에 있어서, 전기적 절연을 위해 상기 채널 표면에 형성된 제1유전막; 및전기적 절연을 위해 상기 게이트 표면에 형성된 제2유전막;을 포함하는 것을 특징으로 하는 다중양자점 소자
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제 2 항에 있어서, 상기 제1유전막 및 상기 제2유전막은, 실리콘산화막, 하프늄산화막, 실리콘질화막 또는 알루미늄 산화막인 것을 특징으로 하는 다중양자점 소자
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제 1 항에 있어서, 상기 양자점은 상기 터널링 장벽 게이트와 상기 커플링 게이트로 둘러싸인 P실리콘 영역인 상기 교차영역에 형성되는 것을 특징으로 하는 다중양자점 소자
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제 4 항에 있어서, 상기 반전층 게이트에 인가되는 전압을 조절하여 상기 P형 또는 진성 실리콘 영역에 자유전자가 유도되며, 상기 터널링 장벽 게이트와 상기 커플링 게이트에 전압을 인가하는 경우, 상기 교차영역에 상기 양자점이 형성되는 것을 특징으로 하는 다중양자점 소자
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제 5 항에 있어서, 상기 터널링 장벽 게이트에 인가되는 전압을 조절하여 상기 양자점 각각을 동작시키고, 상기 커플링 게이트에 인가되는 전압을 조절하여 상기 양자점 사이의 상호작용을 제어하여 상기 양자점 내의 전자 스핀을 제어하며, 상기 센서 게이트와 연결된 외부센서에 의해 상기 양자점 내의 전자 개수 및 상태를 파악하는 것을 특징으로 하는 다중양자점 소자
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다중 양자점 소자의 제조방법에 있어서, 상층 실리콘층과 매몰산화층으로 구성된 진성 SOI 웨이퍼 또는 P형 SOI 웨이퍼의 상기 상층 실리콘층을 세로 방향으로 형성된 P형 또는 진성 실리콘 영역과 끝단 각각이 상기 P형 또는 진성 실리콘 영역 일측에 연결된 복수의 N형 실리콘 영역으로 구성될 채널 형상으로 패터닝하는 단계; 이온주입법을 통해 상기 P형 또는 진성 실리콘 영역을 제외한 상기 채널에 5족 원소를 주입하여 N형 실리콘 영역을 형성하여 채널을 제작하는 단계;상기 5족 원소를 전기적으로 활성화하기 위해 열처리하는 단계;상기 채널을 절연시키기 위해 채널 표면에 제1유전막을 형성하는 단계;상기 P형 또는 진성 실리콘 영역의 가로 방향과 세로 방향이 교차하는 교차영역의 가로 방향 측 상부에 끝단이 위치하여 상기 채널 내의 전위를 국소적으로 제어하는 복수의 터널링 장벽 게이트, 상기 교차 영역과 상기 교차 영역과 근접한 또 다른 교차영역 사이 상부에 끝단이 위치하여 상기 채널 내의 전위를 국소적으로 제어하는 커플링 게이트 및 상기 교차영역의 중심 상부에 끝단이 위치하여 상기 교차영역에 형성되는 양자점의 상태를 감지하는 센서 게이트를 포함하는 게이트를 형성시키는 단계;상기 게이트를 절연시키기 위해 상기 게이트 표면에 제2유전막을 형성시키는 단계; 상기 P형 또는 진성 실리콘영역 상부에 반전층 게이트를 형성하는 단계;상기 채널과 상기 게이트에 전극을 부착하기 위해 상기 N형 실리콘 영역 상부에 구비된 상기 제1유전막 일부와 상기 게이트 상부에 구비된 상기 제2유전막 일부를 제거하고, 제거된 부분과 상기 반전층 게이트 일부에 상기 전극을 부착시키기 위해 금속을 증착하는 단계; 및상기 전극의 접촉 특성을 개성하기 위해 열처리하는 단계를 포함하는 것을 특징으로 하는 다중양자점 소자의 제조방법
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제 7 항에 있어서, 상기 패터닝 단계는, 포토리소그래피, 전자빔 리소그래피 또는 나노임프린트 공정에 의해 상기 채널 형태로 레지스트가 남도록 패터닝하는 단계; 및 상기 레지스트가 없는 부분의 상기 상층실리콘층이 모두 제거되어 상기 매몰산화층이 드러날 때까지 식각하고, 상기 레지스트를 제거하는 단계;를 포함하는 것을 특징으로 하는 다중양자점 소자의 제조방법
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제 7 항에 있어서, 상기 제1유전막 형성단계는, 상기 채널의 전기적인 절연을 위해 상기 상층실리콘층 표면에 열산화, 화학기상증착 또는 원자층 증착 공정을 사용하여 실리콘산화막, 하프늄산화막, 실리콘질화막 또는 알루미늄산화막으로 구성된 제1유전막을 형성하는 단계이고, 상기 제2유전막 형성단계는, 상기 게이트의 전기적인 절연을 위해 상기 게이트 표면에 열산화, 화학기상증착 또는 원자층 증착 공정을 사용하여 실리콘산화막, 하프늄산화막, 실리콘질화막 또는 알루미늄산화막으로 구성된 제2유전막을 형성하는 단계인 것을 특징으로 하는 다중양자점 소자의 제조방법
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10
제 7 항에 있어서, 상기 게이트 형성단계는, 도핑된 폴리실리콘 층을 증착하고, 포토리소그래피, 전자빔 리소그래피 또는 나노임프린트 공정에 의해, 형성될 상기 게이트와 같은 형태의 레지스트를 형성한 후, 식각하고 상기 레지스트를 제거하여 상기 게이트를 형성하거나, 포토리소그래피, 전자빔 리소그래피 또는 나노임프린트 공정에 의해 상기 게이트가 형성될 부분만 레지스트를 제거한 후, 금속을 증착하고 상기 레지스트를 제거하는 금속 리프트 오프 공정에 의해 상기 게이트를 형성하는 것을 특징으로 하는 다중양자점 소자의 제조방법
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제 7 항에 있어서, 상기 반전층 게이트 형성단계는, 도핑된 폴리실리콘을 증착하고 포토리소그래피, 전자빔 리소그래피 또는 나노임프린트 공정에 의해 상기 P형 또는 진성 실리콘 영역 위에 레지스트를 형성한 후, 식각하고, 상기 레지스트를 제거하여 상기 반전층 게이트를 형성하거나, 포토리소그래피, 전자빔 리소그래피 또는 나노임프린트 공정에 의해 상기 P형 또는 진성 실리콘 영역 위의 레지스트를 제거한 후, 금속을 증착하고 상기 레지스트를 제거하는 금속 리프트 오프 공정에 의해 반전층 게이트를 형성하는 것을 특징으로 하는 다중양자점 소자의 제조방법
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제 7 항에 있어서,상기 진성 SOI 웨이퍼 및 상기 P형 SOI 웨이퍼의 상기 상층 실리콘층은 29Si이 제거되어 있는 것을 특징으로 하는 다중양자점 소자의 제조방법
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제 12 항에 있어서, 상기 진성 SOI 웨이퍼 및 상기 P형 SOI 웨이퍼의 상기 매몰산화층은 17O이 제거되어 있는 것을 특징으로 하는 다중양자점 소자의 제조방법
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제 7 항에 있어서, 상기 제1유전막 형성단계는 17O, 177Hf, 179Hf가 제거된 가스와 전구체로 상기 제1유전막을 형성하고, 상기 제2유전막 형성단계는 17O, 177Hf, 179Hf가 제거된 가스와 전구체로 상기 제2유전막을 형성하는 것을 특징으로 하는 다중양자점 소자의 제조방법
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