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2단 연산 증폭기 회로에 있어서,제1 입력 단자를 통하여 입력되는 제1 입력 신호와 제2 입력 단자를 통하여 입력되는 제2 입력 신호의 차동 입력 신호를 입력받고, 이에 따른 차동 출력 신호를 출력단을 통해 출력하기 위한 차동 입력단;상기 차동 입력단의 출력단에 연결되는 능동 부하단;직류 전압원이 연결되고, 바이어스(bias) 전류원이 연결되고, 상기 차동 입력단에 연결되고, 2단 연산 증폭기 회로의 출력 신호가 출력되는 출력단자에 연결되며, 바이어스(bias)를 위한 전류 거울단; 및상기 출력단자와 접지단 사이에 연결되고, 상기 차동 입력단의 출력단에 연결되는 공통소스 증폭단을 포함하되,상기 차동 입력단이 셀프-캐스코드(self-cascode) 구조로 되어 있고, 상기 공통소스 증폭단이 셀프-캐스코드 구조로 되어 있고, 상기 전류 거울단이 셀프-캐스코드 구조로 되어 있고, 상기 능동 부하단이 셀프-캐스코드 구조로 되어 있으며, 상기 차동 입력단은, 상기 제1 입력 신호가 게이트로 입력되는 제1 P 채널(channel) MOSFET(Metal Oxide Semiconductor Field Effect Transistor) 및 상기 제2 입력 신호가 게이트로 입력되는 제2 P 채널 MOSFET를 포함하여 이루어지고, 상기 제1 P 채널 MOSFET은 상기 전류 거울단에 연결되는 소스측 MOSFET와, 상기 능동 부하단에 연결되는 드레인측 MOSFET의 셀프-캐스코드 구조로 되어 있고, 상기 제2 P 채널 MOSFET은 상기 전류 거울단에 연결되는 소스측 MOSFET와, 상기 능동 부하단에 연결되는 드레인측 MOSFET의 셀프-캐스코드 구조로 되어 있으며,셀프-캐스코드 구조에서 소스 측 MOSFET의 채널 길이를 Ls라 하고, 드레인 측 MOSFET의 채널 길이를 Ld라 할 때, MOSFET의 두 채널 길이의 합을, Ls + Ld = L로 정의하고, gm을 트랜스컨덕턴스(transconductance)라 하고, 셀프-캐스코드 구조에서 드레인 측 MOSFET의 트랜스컨덕턴스를 gmMd라 하고, rout을 출력 저항(output resistance)이라 하고, 셀프-캐스코드 구조에서 소스 측 MOSFET의 출력 저항을 routMs라 할 때, 셀프-캐스코드의 출력 저항 rout
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청구항 1에 있어서,상기 능동 부하단은, 상기 제1 P 채널 MOSFET의 드레인측 MOSFET에 연결되어 있는 게이트를 포함하는 제1 N 채널 MOSFET; 및상기 제1 P 채널 MOSFET의 드레인측 MOSFET에 연결되어 있는 게이트를 포함하는 제2 N 채널 MOSFET를 포함하여 이루어지고, 상기 제1 N 채널 MOSFET은 상기 제1 P 채널 MOSFET의 드레인측 MOSFET에 연결되는 드레인측 MOSFET와, 접지단에 연결되는 소스측 MOSFET의 셀프-캐스코드 구조로 되어 있고, 상기 제2 N 채널 MOSFET은 상기 제2 P 채널 MOSFET의 드레인측 MOSFET에 연결되는 드레인측 MOSFET와, 접지단에 연결되는 소스측 MOSFET의 셀프-캐스코드 구조로 되어 있는 것을 특징으로 하는 2단 연산 증폭기 회로
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청구항 6에 있어서,상기 전류 거울단은, 상기 바이어스 전류원에 연결되어 있는 게이트를 포함하는 제3 P 채널 MOSFET;상기 바이어스 전류원에 연결되어 있는 게이트를 포함하는 제4 P 채널 MOSFET; 및상기 바이어스 전류원에 연결되어 있는 게이트를 포함하는 제5 P 채널 MOSFET를 포함하여 이루어지고, 상기 제3 P 채널 MOSFET은 상기 직류 전압원에 연결되는 소스측 MOSFET와, 상기 바이어스 전류원에 연결되는 드레인측 MOSFET의 셀프-캐스코드 구조로 되어 있고, 상기 제4 P 채널 MOSFET은 상기 직류 전압원에 연결되는 소스측 MOSFET와, 상기 제1 P 채널 MOSFET 및 상기 제2 P 채널 MOSFET에 연결되는 드레인측 MOSFET의 셀프-캐스코드 구조로 되어 있고, 상기 제5 P 채널 MOSFET은 상기 직류 전압원에 연결되는 소스측 MOSFET와, 상기 출력 단자에 연결되는 드레인측 MOSFET의 셀프-캐스코드 구조로 되어 있는 것을 특징으로 하는 2단 연산 증폭기 회로
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청구항 7에 있어서,상기 공통소스 증폭단은, 상기 제2 P 채널 MOSFET와 상기 제2 N 채널 MOSFET 사이에 연결되어 있는 게이트를 포함하는 제3 N 채널 MOSFET를 포함하여 이루어지고, 상기 제3 N 채널 MOSFET은 상기 출력단자에 연결되는 드레인측 MOSFET와, 접지단에 연결되는 소스측 MOSFET의 셀프-캐스코드 구조로 되어 있는 것을 특징으로 하는 2단 연산 증폭기 회로
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