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비교기의 두 입력 단자들을 동일한 전압으로 프리챠아지하는 단계(S1);상기 단계(S1)에 의하여 비교기의 두 입력 단자의 전압이 동일한 상태에서 비교기를 인에이블시켜서 그 출력 전압의 부호로부터 비교기의 옵셋 부호를 결정하는 단계(S2); 및비교기를 구성하는 트랜지스터 중 어느 하나 또는 그 이상의 트랜지스터에서 그 채널 영역의 전하가 게이트 유전체에 포획되어 해당 트랜지스터의 드레인 전류 특성을 변화시키는 스트레스를 가하는 단계(S3)를 포함하는 것을 특징으로 하는 비교기의 옵셋을 줄이는 방법
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제1항에 있어서, 상기 단계(S3)는, 상기 해당 트랜지스터의 게이트-소스 전압을 상승시키는 것에 의하여 구현되는 것임을 특징으로 하는 비교기의 옵셋을 줄이는 방법
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제2항에 있어서, 상기 단계(S3)는, 상기 해당 트랜지스터의 문턱 전압의 절대치가 높아지고, 이에 의하여 드레인 전류가 감소하는 방향으로 전류 특성이 변화하는 것에 의하여 달성되는 것임을 특징으로 하는 비교기의 옵셋을 줄이는 방법
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제1항 내지 제3항 중 어느 한 항에 있어서, 상기 해당 트랜지스터는 단일 게이트 구조인 것임을 특징으로 하는 비교기의 옵셋을 줄이는 방법
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제1항 내지 제3항 중 어느 한 항에 있어서, 상기 단계들 즉 단계(S1), 단계(S2) 및 단계(S3)를 반복하여 수행하는 것을 특징으로 하는 비교기의 옵셋을 줄이는 방법
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제1항 내지 제3항 중 어느 한 항에 있어서, 상기 비교기는 크로스-커플 트랜지스터 형태의 구성을 적어도 하나 이상 포함하고 있는 것임을 특징으로 하는 비교기의 옵셋을 줄이는 방법
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제1항 내지 제3항 중 어느 한 항에 있어서, 상기 비교기는 DRAM의 비트 라인 전압을 감지하는 감지 증폭기에 포함되어 있는 것임을 특징으로 하는 비교기의 옵셋을 줄이는 방법
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8
비교기의 두 입력 단자들을 동일한 전압으로 프리챠아지하는 수단(M1); 및 상기 수단에 의하여 비교기의 두 입력 단자의 전압이 동일한 상태에서 비교기를 인에이블시켜서 그 출력 전압의 부호로부터 비교기의 옵셋 부호를 결정된 상태에서, 비교기를 구성하는 트랜지스터 중 어느 하나 또는 그 이상의 트랜지스터에서 그 채널 영역의 전하가 게이트 유전체에 포획되어 해당 트랜지스터의 드레인 전류 특성을 변화시키는 스트레스를 가하는 수단(M2)을 포함하는 것을 특징으로 하는 비교기의 옵셋을 줄이는 장치
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제8항에 있어서, 상기 수단(M2)는, 상기 해당 트랜지스터의 게이트-소스 전압을 상승시키는 수단을 포함하여 구성되는 것임을 특징으로 하는 비교기의 옵셋을 줄이는 장치
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제9항에 있어서, 상기 수단(M2)는, 비교기의 구동 전압 중 높은 전압(Vdd)을 상승시키는 수단을 포함하여 구성되는 것임을 특징으로 하는 비교기의 옵셋을 줄이는 장치
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11
제9항에 있어서, 상기 수단(M2)는, 비교기의 구동 전압 중 높은 전압(Vss)을 하강시키는 수단을 포함하여 구성되는 것임을 특징으로 하는 비교기의 옵셋을 줄이는 장치
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제8항 내지 제11항 중 어느 한 항에 있어서, 상기 수단(M2)에 의하여 스트레스가 가하여지는 트랜지스터는 단일 게이트 구조인 것을 특징으로 하는 비교기의 옵셋을 줄이는 장치
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13
제8항 내지 제11항 중 어느 한 항에 있어서, 상기 비교기는 크로스-커플 트랜지스터 형태의 구성 회로를 적어도 하나 이상 포함하고 있는 것임을 특징으로 하는 비교기의 옵셋을 줄이는 장치
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14
제8항 내지 제11항 중 어느 한 항에 있어서, 상기 비교기는 DRAM의 비트 라인 전압을 감지하는 감지 증폭기에 포함되어 있는 것임을 특징으로 하는 비교기의 옵셋을 줄이는 장치
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