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펄스 폭 제어 과정에서 입력 신호의 위상 정보를 일정하게 유지시키고, 디지털 방식을 이용하여 보정하는 펄스 폭 제어 루프 회로에 있어서, 입력 클럭 신호(ck_A)의 펄스 폭을 조절하면서 클럭 신호를 발생시키는 클럭 발생기; 상기 클럭 발생기로부터 출력된 클럭 신호(ck_C)와 출력 구동 클럭(clk_out) 사이에 위치하여 출력에 큰 커패시터 부하를 구동시키는 클럭 구동부; 상기 입력 클럭 신호(ck_A)와 상기 출력 구동 클럭 신호(clk_out)의 펄스 폭 정보를 각각 측정하고 비교하여 이를 디지털 코드로 변환하여 펄스 폭 정보를 출력하는 펄스 폭 비교기; 및 상기 입력 클럭 신호(ck_A)와 상기 출력 구동 클럭 신호(clk_out)의 펄스 폭이 동일해 지도록 상기 입력 클럭 신호(ck_A)보다 소정시간 지연된 클럭 신호(ck_B)를 출력하는 클럭 지연 블록;을 포함하고, 상기 펄스 폭 비교기의 디지털 코드에 의해 상기 클럭 지연 블록을 제어하는 것을 특징으로 하는 디지털 방식의 펄스 폭 제어 루프 회로
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제1항에 있어서, 상기 펄스 폭 비교기는 단일 클럭인 입력 클럭과 출력 구동 클럭을 차동 클럭으로 변환시키는 단일-투-차동 변환기; 상기 입력 클럭의 2분주한 클럭을 공급하여 각각 입력 클럭과 출력 구동 클럭을 입력 클럭의 한 주기(1/fin=T) 동안 적분하는 전류 적분기; 상기 두 적분 값으로 두 클럭의 펄스 폭을 비교하여 업/다운(up/down) 신호를 출력하는 비교기; 및 상기 업/다운(up/down) 신호에 의해 디지털 코드를 발생시켜 입력 클럭과 출력 구동 클럭의 펄스 폭이 동일해지도록 디지털 코드로 상기 클럭 지연 블럭을 제어하는 카운터&레지스터;를 포함함을 특징으로 하는 디지털 방식의 펄스 폭 제어 루프 회로
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제2항에 있어서, 상기 단일-투-차동 자동 변환기는1:3, 3:3:3의 소자 크기의 비율로 각각 두 개, 세 개의 인버터 체인으로 구성됨을 특징으로 하는 디지털 방식의 펄스 폭 제어 루프 회로
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제2항에 있어서, 상기 전류 적분기는 펄스 폭 제어 루프 회로에 입력되는 클럭의 2 분주된 클럭에 동기되어 이퀄라이즈(equalize) 모드와 인티그레이트(integrate) 모드에 맞춰 동작되며, 상기 이퀄라이즈(equalize) 모드에서는 전류 적분기의 출력 노드를 접지(ground) 레벨로 방전시켜 이전 상태의 영향을 제거하고, 상기 인티그레이트(integrate) 모드에서는 차동 입력 클럭 사이의 펄스 폭 차이에 비례하는 적분 값을 출력함을 특징으로 하는 디지털 방식의 펄스 폭 제어 루프 회로
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제2항에 있어서, 상기 카운터&레지스터는 거친(coarse) 보정을 위해 2비트의 2진 코드(binary code)와 미세(fine) 보정을 위한 복수 비트의 2진 코드를 발생시키는 것을 특징으로 하는 디지털 방식의 펄스 폭 제어 루프 회로
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제5항에 있어서, 상기 카운터&레지스터(register)는 펄스 폭 정보를 디지털 코드로 저장함을 특징으로 하는 디지털 방식의 펄스 폭 제어 루프 회로
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제1항에 있어서, 상기 클럭 지연 블록은 넓은 영역에서의 동작과 정확도를 높이기 위해 2비트의 2진 코드에 의해 제어되는 거친 딜레이 라인(coarse delay line)과 5비트의 2진 코드에 의해 제어되는 미세 딜레이 라인(fine delay line)으로 구성됨을 특징으로 하는 디지털 방식의 펄스 폭 제어 루프 회로
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제7항에 있어서, 상기 거친 딜레이 라인(coarse delay line)의 한 단위는 낸드게이트으로 구성되되 총합으로 짝수개의 낸드게이트를 갖는 것을 특징으로 하는 디지털 방식의 펄스 폭 제어 루프 회로
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제7항에 있어서, 상기 미세 딜레이 라인(fine delay line)은 복수비트의 2진 코드로 제어되도록 구성됨을 특징으로 하는 디지털 방식의 펄스 폭 제어 루프 회로
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제 1항 또는 제2항에 있어서, 상기 펄스 폭 비교기는 복수의 동작모드를 가지되, 하나의 동작 모드에서는 입력 클럭의 펄스 폭과 출력 클럭의 펄스 폭이 동일하게 되도록 하고, 다른 하나의 동작 모드에서는 입력 클럭의 펄스 폭과 무관하게 출력 클럭이 50%의 펄스 폭을 유지하는 것을 특징으로 하는 디지털 방식의 펄스 폭 제어 루프 회로
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제 1항 또는 제2항에 있어서, 상기 펄스 폭 비교기는 복수의 동작모드를 가지되, 하나의 동작 모드에서는 입력 클럭의 펄스 폭과 출력 클럭의 펄스 폭이 동일하게 되도록 하고, 다른 하나의 동작 모드에서는 입력 클럭의 펄스 폭과 무관하게 출력 클럭이 50%의 펄스 폭을 유지하는 것을 특징으로 하는 디지털 방식의 펄스 폭 제어 루프 회로
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