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클럭에 동기된 데이터 처리를 위하여 전송데이터로부터 클럭 정보 및 데이터 정보를 추출하는 버스트 모드(Burst-mode) 클럭 데이터 복원회로(Clock Data Recovery: CDR)에 있어서, 입력데이터의 천이가 발생하게 되면, 상기 클럭의 반주기마다 반전신호(Dco)를 생성하고 연속되는 DC입력에 대해서는 상기 반전신호(Dco)는 'High' 값을 유지하는 데이터율 보정회로; 상기 데이터율 보정회로와 직렬로 연결되어 상기 반전신호(Dco)에 의해 동작이 제어되는 제 1게이티드-전압제어발진기(GVCO); 및 상기 반전신호(Dco)로부터 입력데이터율을 검출한 후, 소정비트의 디지털 코드 값을 조정하여 상기 데이터율 보정회로의 지연소자와 상기 게이티드-전압제어발진기(GVCO)의 동작주파수가 입력데이터율과 같아지도록 제어하는 데이터율 검출회로;를 포함하고, 상기 제 1게이티드-전압제어발진기(GVCO), 상기 데이터율 보정회로의 지연소자 및 상기 데이터율 검출회로는 PLL(phase locked loop)로부터 출력되는 제어전압(Vcont)를 인가 받는 것을 특징으로 하는 버스트 모드(burst-mode) 클럭 데이터 복원장치
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제1항에 있어서, 상기 데이터율 보정회로는 지연소자와 논리 게이트로 구성되며, 상기 클럭의 주기에 관한 정보를 갖는 이진정보를 이용하여, 보정 신호를 만드는 것을 특징으로 하는 버스트 모드(burst-mode) 클럭 데이터 복원장치
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제 2항에 있어서, 상기 지연회로는 상기 클럭의 주기의 반(T/2)에 해당하는 시간만큼 그 입력신호를 지연시키는 것을 특징으로 하는 버스트 모드(burst-mode) 클럭 데이터 복원장치
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제 2항에 있어서, 상기 논리게이트는 익스클루시브 노어(Exclusive NOR:XNOR) 기능을 수행하는 것을 특징으로 하는 버스트 모드(burst-mode) 클럭 데이터 복원장치
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제 2항에 있어서 상기 클럭의 주기에 관한 상기 정보는 상기 클럭 주기의 두 배인 것을 특징으로 하는 버스트 모드(burst-mode) 클럭 데이터 복원장치
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제 2항에 있어서 상기 보정 신호는 상기 클럭의 주기와 같은 주기를 갖는 것을 특징으로 하는 버스트 모드(burst-mode) 클럭 데이터 복원장치
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제1항에 있어서, 상기 데이터율 검출회로는 상기 데이터율 보정회로로부터 출력되는 반전신호 (Dco)를 상기 클럭의 주기의 반을 지연시키는 T/2지연소자; 상기 T/2 지연소자를 통과한 신호(Dk)의 상승에지가 항상 반전신호(Dco)의 'high' 또는 'low' 부분을 샘플링하여, 출력이 'high' 또는 'low'가 되는 플립플롭; 상기 플립플롭으로부터 출력되는 비트(beat) 신호가 'high'인 동안 매 클럭 주기마다 디지털 코드 값을 한 비트씩 증가시키는 쉬프트 레지스터(BSR); 및 상기 비트(beat) 신호의 상태를 검출하여 lock 신호를 'high'로 유지하여 상기 쉬프트 레지스트(BSR)로의 클럭 공급을 중단시키는 잠금 검출기(lock detector)를 포함함을 특징으로 하는 버스트 모드(burst-mode) 클럭 데이터 복원장치
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제 7항에 있어서, 상기 플립플롭은 D 타입의 플립플롭인 것을 특징으로 하는 버스트 모드(burst-mode) 클럭 데이터 복원장치
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제 7항에 있어서, 상기 쉬프트 레지스터는 양방향으로 쉬프팅 기능을 가진 레지스터 인 것을 특징으로 하는 버스트 모드(burst-mode) 클럭 데이터 복원장치
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제 7항에 있어서, 상기 데이터율 검출 회로는 프리앰블 데이터의 주기성과 수신단의 클럭주기와 비교함으로써, 송신단과 수신단의 데이터율 차이를 검출하고 이를 보정하는 디지털 코드 값을 만들어내는 것을 특징으로 하는 버스트 모드(burst-mode) 클럭 데이터 복원장치
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제 10항에 있어서, 상기 디지털 코드는 복수 비트의 디지털 써모미터(thermometer) 코드로서, 제 1게이티드-전압제어발진기(GVCO)과 T/2 지연소자의 부하 커패시턴스 값을 제어함으로써 두 단위 블록의 동작 주파수를 정밀하게 조정함을 특징으로 하는 버스트 모드(burst-mode) 클럭 데이터 복원장치
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제 7항에 있어서, 상기 쉬프트 레지스트(BSR)는 복수 개의 블록으로 구성되며, 각 단위 블록은 한 개의 D-플립플롭과 한 개의 MUX로 이루어짐을 특징으로 하는 버스트 모드(burst-mode) 클럭 데이터 복원장치
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제 7항 또는 제 12항에 있어서, 상기 쉬프트 레지스트(BSR)는 초기 값으로 클럭신호의 반주기인 T/2 지연 값을 주기 위하여, LSB 5단을 구성하는 플립플롭은 'set'가 가능하도록 설계하고, 나머지 MSB 5단을 구성하는 플립플롭은 'reset'이 가능하도록 설계함을 특징으로 하는 버스트 모드(burst-mode) 클럭 데이터 복원장치
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제1항에 있어서, 상기 제 1 게이티드-전압제어발진기(GVCO)는 발진 시점을 제어하는 기능을 갖는 단위 지연소자를 포함함을 특징으로 하는 버스트 모드(burst-mode) 클럭 데이터 복원장치
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제 1항에 있어서, 상기 데이터율 보정회로와 상기 제 1 게이티드-전압제어발진기는 직렬로 연결된 것을 특징으로 하는 버스트 모드(burst-mode) 클럭 데이터 복원장치
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제 1항에 있어서, 상기 PLL은 위상주파수 검출기, 루프필터, 전하펌프 및 제 2 게이티드-전압제어발진기 및 클럭신호의 사분의 일에 해당하는 시간만큼 지연시키는 지연소자(T/4)를 포함하는 것을 특징으로 하는 버스트 모드(burst-mode) 클럭 데이터 복원장치
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제 16항에 있어서, 상기 전하펌프와 상기 제 2 게이티드-전압제어발진기는 직렬로 연결된 것을 특징으로 하는 버스트 모드(burst-mode) 클럭 데이터 복원장치
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제 1항 또는 제 16항에 있어서, 상기 제 1 게이티드-전압제어발진기와 상기 제 2 게이티드-전압제어발진기는 차동입력(differential input)을 갖는 증폭기 인 것 특징으로 하는 버스트 모드(burst-mode) 클럭 데이터 복원장치
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제 1항 또는 제 16항에 있어서, 상기 제 1 게이티드-전압제어발진기와 상기 제 2 게이티드-전압제어발진기의 바이어스 전압은 공통모드 피드백(common mode feedback)에 의해 발생되는 전압인 것 특징으로 하는 버스트 모드(burst-mode) 클럭 데이터 복원장치
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제 1항 또는 제 16항에 있어서, 상기 제 1 게이티드-전압제어발진기와 상기 제 2 게이티드-전압제어발진기의 바이어스 전압은 공통모드 피드백(common mode feedback)에 의해 발생되는 전압인 것 특징으로 하는 버스트 모드(burst-mode) 클럭 데이터 복원장치
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