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반도체 메모리 소자의 커패시터에 있어서,반도체 기판의 층간 절연막을 통해 트랜지스터의 소오스 또는 드레인 영역과 수직으로 연결된 전도성 플러그;상기 전도성 플러그 상부에 수직으로 연결된 나노 막대;상기 나노 막대 상부면에 형성된 패턴;상기 나노 막대 측면 및 상기 패턴 상부면에 형성된 유전체막; 및 상기 유전체막 상부에 형성된 플레이트노드 전극을 포함하는 것을 특징으로 하는 반도체 메모리 소자
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제 1항에 있어서,상기 나노 막대는 1㎚∼100㎚의 직경 크기와, 5∼1000의 에스팩트 비율을 갖는 것을 특징으로 하는 반도체 메모리 소자
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제 1항에 있어서,상기 나노 막대는 절연체, 반도체 또는 금속으로 이루어진 것을 특징으로 하는 반도체 메모리 소자
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제 3항에 있어서,상기 절연체는 MgO 또는 TiO2인 것을 특징으로 하는 반도체 메모리 소자
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제 3항에 있어서,상기 반도체는 ZnO, In2O3, Si, Ge, GaAs, GaN, 또는 CdS인 것을 특징으로 하는 반도체 메모리 소자
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제 1항에 있어서,상기 패턴은 0
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제 1항에 있어서,상기 패턴은 0
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제 1항에 있어서,상기 유전체막은 SiO2, Al2O3, HfO2, Ta2O5, La2O3, SrTiO3, 또는 (Ba,Sr)TiO3인 것을 특징으로 하는 반도체 메모리 소자
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제 1항에 있어서, 상기 유전체막은 BaTiO3, Pb(Zr,Ti)O3, SrBi2Ta2O9, 또는 (Bi,La)4Ti3O12인 것을 특징으로 하는 반도체 메모리 소자
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10
제 1항에 있어서,상기 나노 막대와 유전체막 사이에 추가된 스토리지노드 전극을 더 포함하는 것을 특징으로 하는 반도체 메모리 소자
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반도체 메모리 소자의 커패시터 제조 방법에 있어서, 반도체 기판의 층간 절연막을 통해 트랜지스터의 소오스 또는 드레인 영역과 수직으로 연결된 전도성 플러그를 형성하는 단계;상기 전도성 플러그 상부에 수직으로 연결된 나노 막대를 형성하는 단계;상기 나노 막대 상부에 유전체막을 형성하는 단계; 및 상기 유전체막 상부에 플레이트노드 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 소자 제조 방법
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제 11항에 있어서,상기 나노 막대를 형성하는 단계는,상기 전도성 플러그 상부에 패턴을 형성하고 상기 패턴을 선택적으로 성장시켜 기설정된 에스팩트 비율을 갖는 나노 막대를 형성하는 것을 특징으로 하는 반도체 메모리 소자 제조 방법
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제 12항에 있어서,상기 선택적 성장은 화학기상증착 공정 또는 증기 액상 공정으로 수행하는 것을 특징으로 하는 반도체 메모리 소자 제조 방법
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제 11항 내지 제 13항 중 어느 한 항에 있어서,상기 나노 막대를 형성하는 단계는,상기 나노 막대를 1㎚∼100㎚의 직경 크기와, 5∼1000의 에스팩트 비율을 갖도록 형성하는 것을 특징으로 하는 반도체 메모리 소자 제조 방법
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제 12항에 있어서, 상기 패턴은 0
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제 12항에 있어서,상기 패턴은 0
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제 12항에 있어서,상기 유전체막을 형성하는 단계 이전에, 상기 나노 막대 상부에 스토리지노드 전극을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 메모리 소자 제조 방법
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