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1
외부 클럭에 동기되는 내부 클럭 신호를 발생하는 듀얼 루프 DLL에 있어서,기준 클럭을 수신하여 각각 제1 위상 차를 갖는 다수 개의 위상 클럭 신호들을 발생하는 레퍼런스 DLL;상기 내부 클럭신호와 상기 외부 클럭 사이의 위상차가 제2위상차 보다 작게 되도록 상기 다수 개의 위상 클럭 신호들 중에서 어느 하나를 선택하는데 사용되는 제1디지털코드 및 제2디지털코드와 상기 제1디지털코드에 의하여 선택된 위상 클럭 신호에 비하여 상기 제1위상차만큼 빠르거나 늦은 위상 클럭신호를 선택하는데 사용되는 제3디지털코드를 발생하는 코얼스 루프; 및상기 제1디지털코드 및 제3디지털코드에 응답하여 상기 다수 개의 위상 클럭 신호들 중에서 두 개를 선택하며, 상기 제2디지털코드에 응답하여 상기 선택된 2개의 위상클럭신호들의 진행경로를 선택하게 하여 상기 내부클럭신호를 상기 외부클럭에 동기시키는 파인 루프를 구비하는 것을 특징으로 하는 듀얼 루프 DLL
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제1항에 있어서, 상기 제1위상차는 45°인 것을 특징으로 하는 듀얼 루프 DLL
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제1항에 있어서, 상기 코얼스 루프는 상기 내부 클럭 신호와 상기 외부 클럭과의 상기 제2 위상 차가 90°보다 작은 것을 특징으로 하는 듀얼 루프 DLL
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4
제1항에 있어서, 상기 레퍼런스 DLL은, 리셋신호에 응답하여 제1위상클럭신호 및 상기 제1위상클럭신호와 180°위상 차를 갖는 제5위상클럭신호의 위상을 검출하여 차아지 펌프 인에이블 신호와 제1 제어전압을 발생하는 제1위상검출부 및 차아지 펌프 싱크부;상기 제1위상클럭신호 및 상기 제1위상클럭신호와 360°위상차를 갖는 제9 위상클럭신호의 위상차를 검출하고, 검출된 위상차에 비례하는 상기 제1제어전압을 발생하는 제2 위 검출부 및 차아지 펌프부;상기 제1제어전압의 지터를 제거하는 제1루프필터;상기 제1제어전압을 버퍼링하여 제2제어전압을 출력하는 전압 레귤레이터;직렬로 연결된 다수 개의 지연 셀들을 구비하며, 상기 제2제어전압에 응답하여 상기 기준클럭을 지연시킨 전압제어지연신호들을 출력하는 VCDL 회로부;상기 전압제어지연신호들에 응답하여 상기 다수 개의 위상클럭신호들을 발생하는 레벨 변환부 및 버퍼부; 및상기 제2제어전압의 지터를 제거하는 제2루프필터를 구비하는 것을 특징으로 하는 듀얼 루프 DLL
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5
제4항에 있어서, 제1위상 검출부 및 차아지 펌프 싱크부는제1위상 검출부 및 차아지 펌프 싱크부를 구비하며, 상기 제1위상 검출부는, 상기 제5위상 클럭신호에 응답하여 상기 제2위상 클럭신호를 출력하는 D-플립플롭; 및상기 제2위상 클럭신호 및 상기 리셋신호에 응답하여 상기 차아지 펌프 인에이블 신호 및 상기 차아지 펌프 인에이블 신호와 위상이 반대되는 차아지 펌프 역 인에이블 신호를 출력하는 S-R 래치를 구비하는 것을 특징으로 하는 듀얼 루프 DLL
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6
제5항에 있어서, 차아지 펌프 싱크부는전원전압이 소스단자에 연결되고 상기 리셋신호가 게이트에 인가되는 피모스 트랜지스터;드레인 단자가 상기 피모스 트랜지스터의 드레인 단자에 연결되어 상기 제1 제어전압을 발생시키고, 게이트에 상기 차아지 펌프 역 인에이블 신호가 인가되는 제1 엔모스 트랜지스터;드레인 단자가 상기 제1 엔모스 트랜지스터의 소스단자에 연결되고, 게이트에 상기 리셋신호가 인가되는 제2 엔모스 트랜지스터; 및드레인 단자가 상기 제2 엔모스 트랜지스터의 소스 단자에 연결되고, 게이트에 바이어스 전압이 인가되는 제3 엔모스 트랜지스터를 구비하는 것을 특징으로 하는 듀얼 루프 DLL
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7
제1항에 있어서, 상기 코얼스 루프는 상기 제1 디지털 코드에 응답하여 상기 다수개의 위상 클럭 신호들 중 어느 하나를 선택하여 제1 제어 클럭 신호를 발생하는 8:1 먹스부; 상기 제1 제어 클럭 신호를 수신하는 제1 지연부; 상기 제1 제어 클럭 신호를 수신하는 인버터; 상기 제1 지연부의 출력을 입력하는 다수개의 직렬 연결된 지연 셀들을 포함하고, 상기 지연 셀들이 상기 레퍼런스 DLL에서 발생되는 제어 전압으로 구동되는 미세 전압 제어 지연 라인(FVCDL) 회로부; 미세 전압 제어 지연 라인(FVCDL) 회로부의 출력을 입력하는 상기 제2 지연부; 상기 제2 지연부의 출력을 입력하여 거친 클럭 신호를 발생하는 레플리커 버퍼부; 상기 외부 클럭 신호와 상기 거친 클럭 신호의 위상 차를 비교하여 업/다운 신호와 홀드 신호를 발생하는 거친 위상 검출부; 및 상기 인버터의 출력인 지연된 제1 제어 클럭 신호에 의해 인에이블되고, 상기 업/다운 신호와 홀드 신호에 응답하여 상기 제1 내지 제3 디지털 코드들을 발생하는 최종 상태 머신(FSM) 저장부를 구비하는 것을 특징으로 하는 듀얼 루프 DLL
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8
제7항에 있어서, 상기 거친 위상 검출부는 상기 외부 클럭을 수신하는 직렬 연결된 제1 내지 제3 지연 셀들; 상기 거친 클럭 신호를 수신하는 직렬 연결된 제4 내지 제6 지연 셀들; 상기 제6 지연 셀의 출력에 응답하여 수신되는 상기 제1 지연 셀의 출력을 그 출력으로 발생하는 1 D-플립플롭; 상기 제6 지연 셀의 출력에 응답하여 수신되는 상기 제2 지연 셀의 출력을 그 출력으로 상기 업/다운 신호를 발생하는 제2 D-플립플롭; 상기 제6 지연 셀의 출력에 응답하여 수신되는 상기 제3 지연 셀의 출력을 그 출력으로 발생하는 제3 D-플립플롭; 상기 제3 D-플립플롭의 출력을 입력하는 인버터; 상기 인버터의 출력과 상기 제1 D-플립플롭의 출력을 입력하여 상기 홀드 신호를 출력하는 앤드 게이트를 구비하는 것을 특징으로 하는 듀얼 루프 DLL
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9
제1항에 있어서, 상기 파인 루프는 상기 제1 디지털 코드에 응답하여 상기 다수개의 위상 클럭 신호들 중 어느 하나를 선택하여 제2 제어 클럭 신호를 발생하는 제1 8:1 먹스부; 상기 제3 디지털 코드에 응답하여 상기 다수개의 위상 클럭 신호들 중 어느 하나를 선택하여 제3 제어 클럭 신호를 발생하는 제2 8:1 먹스부; 상기 제2 디지털 코드에 응답하여 상기 제2 제어 클럭 신호 또는 상기 제3 제어 클럭 신호를 선택하여 제1 미세 전압 제어 지연 라인(FVCDL) 회로부로 전달하는 제1 2:1 먹스부; 상기 제2 디지털 코드에 응답하여 상기 제2 제어 클럭 신호 또는 상기 제3 제어 클럭 신호를 선택하여 제2 미세 전압 제어 지연 라인(FVCDL) 회로부로 전달하는 제2 2:1 먹스부 상기 제1 2:1 먹스부를 통해 전달되는 상기 제2 제어 클럭 신호 또는 상기 제3 제어 클럭 신호를 수신하는 직렬 연결된 다수개의 지연 셀들을 포함하고, 상기 지연 셀들이 제1 차아지 펌프 및 루프 필터에서 출력되는 제1 제어 전압으로 구동되는 상기 제1 미세 전압 제어 지연 라인(FVCDL) 회로부; 상기 제2 2:1 먹스부를 통해 전달되는 상기 제2 제어 클럭 신호 또는 상기 제3 제어 클럭 신호를 수신하는 직렬 연결된 다수개의 지연 셀들을 포함하고, 상기 지연 셀들이 제2 차아지 펌프 및 루프 필터에서 출력되는 제2 제어 전압으로 구동되는 상기 제2 미세 전압 제어 지연 라인(FVCDL) 회로부; 상기 제2 디지털 코드에 응답하여 상기 제1 미세 전압 제어 지연 라인(FVCDL) 회로부의 출력 또는 제2 미세 전압 제어 지연 라인(FVCDL) 회로부의 출력을 제1 레프리카 버퍼부로 전달하는 제3 2:1 먹스부; 상기 제3 2:1 먹스부의 출력을 수신하여 상기 내부 클럭 신호를 발생하는 상기 제1 레플리커 버퍼부; 상기 제2 디지털 코드에 응답하여 상기 제1 미세 전압 제어 지연 라인(FVCDL) 회로부의 출력 또는 제2 미세 전압 제어 지연 라인(FVCDL) 회로부의 출력을 제2 레프리카 버퍼부로 전달하는 제4 2:1 먹스부; 상기 제4 2:1 먹스부의 출력을 수신하여 제4 제어 클럭 신호를 발생하는 상기 제2 레플리커 버퍼부; 상기 제2 디지털 코드에 응답하여 상기 내부 클럭 신호 또는 상기 제4 제어 클럭 신호를 제1 위상 검출부로 전달하는 제5 2;1 먹스부; 상기 제5 2;1 먹스부를 통해 전달되는 상기 내부 클럭 신호 또는 상기 제4 제어 클럭 신호와 상기 외부 클럭 신호의 위상 차를 검출하는 상기 제1 위상 검출부; 상기 제1 위상 검출부에서 검출되는 위상 차에 비례하는 상기 제1 제어 전압을 발생하여 상기 제1 미세 전압 제어 지연 라인(FVCDL) 회로부로 제공하는 상기 제1 차아지 펌프 및 루프 필터; 상기 제2 디지털 코드에 응답하여 상기 외부 클럭 신호 또는 상기 제4 제어 클럭 신호를 제2 위상 검출부로 전달하는 제6 2;1 먹스부; 상기 제6 2;1 먹스부를 통해 전달되는 상기 외부 클럭 신호 또는 상기 제4 제어 클럭 신호와 상기 내부 클럭 신호의 위상 차를 검출하는 상기 제2 위상 검출부; 상기 제2 위상 검출부에서 검출되는 위상 차에 비례하는 상기 제2 제어 전압을 발생하여 상기 제2 미세 전압 제어 지연 라인(FVCDL) 회로부로 제공하는 상기 제2 차아지 펌프 및 루프 필터를 구비하는 것을 특징으로 하는 듀얼 루프 DLL
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제9항에 있어서, 상기 듀얼 루프 DLL은 상기 제3 제어 클럭 신호가 상기 제2 제어 클럭 신호에 비해 45°의 위상 차이로 빠르거나 느린 신호인 것을 특징으로 하는 듀얼 루프 DLL
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제9항에 있어서, 상기 제1 및 제2 미세 전압 제어 지연 라인(FVCDL) 회로부의 지연 셀들은 상기 제1 또는 제2 제어 전압과 접지 전압 사이에 직렬 연결되고 그 게이트들에 입력 신호(IN)를 수신하는 피모스 트랜지스터와 제1 엔모스 트랜지스터; 상기 피모스 트랜지스터와 상기 제1 엔모스 트랜지스터의 드레인에 그 드레인이 연결되고 그 게이트에 제3 제어 전압을 수신하는 제2 엔모스 트랜지스터; 상기 제2 엔모스 트랜지스터의 소스가 그 게이트에 연결되고 그 소스와 그 드레인이 상기 접지 전압에 연결되는 제3 엔모스 트랜지스터를 구비하는 것을 특징으로 하는 듀얼 루프 DLL
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제9항에 있어서, 상기 제1 및 제2 미세 전압 제어 지연 라인(FVCDL) 회로부의 지연 셀들은 상기 제1 또는 제2 제어 전압과 접지 전압 사이에 직렬 연결되고 그 게이트들에 입력 신호(IN)를 수신하는 피모스 트랜지스터와 제1 엔모스 트랜지스터; 상기 피모스 트랜지스터와 상기 제1 엔모스 트랜지스터의 드레인에 그 드레인이 연결되고 그 게이트에 제3 제어 전압을 수신하는 제2 엔모스 트랜지스터; 상기 제2 엔모스 트랜지스터의 소스가 그 게이트에 연결되고 그 소스와 그 드레인이 상기 접지 전압에 연결되는 제3 엔모스 트랜지스터를 구비하는 것을 특징으로 하는 듀얼 루프 DLL
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