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듀티 사이클 보정회로에 있어서, 입력되는 클럭의 상승부를 검출하고, 듀티 사이클 보정 클럭의 상승부를 발생시키는 클럭 상승부 발생 수단; 입력되는 클럭의 위상이 180° 변환된 클럭의 상승부를 검출하고 이 정보로 부터 듀티 사이클 보정 클럭의 하강부를 발생시키는 클럭 하강부 발생 수단; 및 입력되는 클럭의 위상을 180°변환시켜 상기 클럭 하강부 발생 수단에 입력시키는 클럭 지연 수단;을 포함하는 것을 특징으로 하는 디지털 듀티 사이클 보정회로
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제1항에 있어서, 상기 클럭 상승부 발생 수단 및 클럭 하강부 발생 수단은 각각 슈도 씨모스 스퀘어 인버터(pseudo-C2MOS-inverter)로 포함되는 것을 특징으로 하는 디지털 듀티 사이클 보정회로
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제1항에 있어서, 상기 듀티 사이클 보정 클럭의 하강부는 상기 클럭 지연 수단에 의해 180° 위상이 바뀐 상기 입력 클럭의 상승부로부터 발생되도록 된 것을 특징으로 하는 디지털 듀티 사이클 보정회로
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제1항에 있어서, 상기 듀티 사이클이 보정된 클럭을 외부 회로로 출력 공급하는 클럭 구동회로 수단과, 상기 클럭 구동회로 수단에서 출력되는 클럭을 검출하여 상기 클럭 지연 수단에 궤환 입력시키는 디지털 듀티 사이클 검출회로 수단을 포함하는 것을 특징으로 하는 디지털 듀티 사이클 보정회로
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제4항에 있어서, 상기 듀티 사이클 검출회로 수단은, 상기 클록 지연 수단을 제어하여 상기 입력 클럭의 상승부 위상을 180° 바꾸어 보정 클럭 하강부를 발생시키도록 하기 위한 소정의 디지털 코드를 출력하는 것을 특징하는 디지털 듀티 사이클 보정회로
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제4항에 있어서, 상기 듀티 사이클 검출회로 수단은, 소정의 클럭과 기준전압의 차이를 상기 클럭의 한 주기 동안 적분하기 위한 2개의 적분기와; 상기 적분기에서의 적분 값이 0 보다 클 경우에는 소정의 다운(down) 신호를 발생시키고, 0 보다 작을 경우에는 소정의 업(up) 신호를 발생시키는 비교기와; 상기 다운 신호 및 업 신호에 따라 해당 카운터 값을 한 단계 감소 또는 증가시키고, 소정의 정보를 저장하기 위한 카운터/레지스터를 포함하는 것을 특징으로 하는 디지털 듀티 사이클 보정회로
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제6항에 있어서, 상기 카운터/레지스터에 저장되는 정보는 4 비트의 2진 디지털 코드인 것을 특징으로 하는 디지털 듀티 사이클 보정회로
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제6항에 있어서, 상기 2개의 적분기는 동일한 것을 특징으로 하는 디지털 듀티 사이클 보정회로
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듀티 사이클 보정방법에 있어서, a) 입력되는 클럭의 위상을 180°변환시키는 단계; 및 b) a) 단계로 부터 생성된 클럭의 상승부를 검출하여, 이 정보로 부터 듀티 사이클 보정 클럭의 하강부를 발생시키는 단계;를 포함하고, 상기 듀티 사이클 보정 클럭의 하강부는 a) 단계에 의해 180° 위상이 바뀐 클럭의 상승부로부터 발생되도록 된 것을 특징으로 하는 디지털 듀티 사이클 보정방법
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듀티 사이클 보정방법에 있어서, a) 입력되는 클럭의 위상을 180°변환시키는 단계; 및 b) a) 단계로 부터 생성된 클럭의 상승부를 검출하여, 이 정보로 부터 듀티 사이클 보정 클럭의 하강부를 발생시키는 단계;를 포함하고, 상기 듀티 사이클 보정 클럭의 하강부는 a) 단계에 의해 180° 위상이 바뀐 클럭의 상승부로부터 발생되도록 된 것을 특징으로 하는 디지털 듀티 사이클 보정방법
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