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Radix-4 버터플라이 연산을 수행하는 제1 스테이지, Radix-8 버터플라이 연산을 수행하는 제2 스테이지와 제3 스테이지를 포함하는 MRMDC 구조의 고속 푸리에 변환 장치에 있어서,상기 제1 스테이지에 입력으로 들어온 다수의 데이터 열들을 서로 다른 4개의 데이터 경로로 나누어 출력하는 스위치;상기 4개의 데이터 경로로부터 입력된 4개의 데이터 열을 기반으로 Radix-4 알고리즘에 따라 버퍼플라이 연산을 수행하는 Radix-4 버터플라이;상기 Radix-4 버터플라이로부터의 4개의 데이터 경로로 입력된 4 개의 데이터 열을 입력받고, 3개의 데이터 열을 서로 다른 3개의 데이터 경로로 출력하는 멀티플렉서;상기 멀티플렉서로부터의 3개의 데이터 경로 중 2개의 데이터 경로 상에 구비되어 입력된 데이터 열 각각에 서로 다른 트위들 팩터를 곱하여 출력하는 복소 곱셈기; 및상기 제2 스테이지에서의 버터플라이 연산을 위해 상기 트위들 팩터에 곱해진 데이터 열을 포함하는 12개의 데이터 열을 서로 다른 12개의 데이터 경로로 나누어 출력하는 교환기;를 포함하는 저면적 MRMDC 구조를 적용한 고속 푸리에 변환 장치
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제1 항에 있어서,상기 스위치로부터의 서로 다른 4개의 데이터 경로 중 순차적으로 제1 데이터 경로, 제2 데이터 경로, 및 제3 데이터 경로 상에 각각 구비되는 1 싸이클의 지연시간을 갖는 제1 지연소자;를 더 포함하는 저면적 MRMDC 구조를 적용한 고속 푸리에 변환 장치
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제2 항에 있어서,상기 Radix-4 버터플라이로부터의 서로 다른 8개의 데이터 경로 중 순차적으로 제2 데이터 경로, 제3 데이터 경로 상에 구비되어 1 싸이클의 지연시간을 갖는 제2 지연소자;를 더 포함하는 저면적 MRMDC 구조를 적용한 고속 푸리에 변환 장치
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제3 항에 있어서,상기 교환기로부터의 서로 다른 12개의 데이터 경로 중 순차적으로 제1 데이터 경로 상에 구비되는 7 싸이클의 지연시간을 갖는 지연소자, 제2 데이터 경로 상에 구비되는 6 사이클의 지연시간을 갖는 지연소자, 제3 데이터 경로 상에 구비되는 6 싸이클의 지연시간을 갖는 지연소자, 제4 데이터 경로 상에 구비되는 5 싸이클의 지연시간을 갖는 지연소자, 제5 데이터 경로에 병렬로 연결되어 구비되는 4 싸이클의 지연시간을 갖는 지연소자, 제6 데이터 경로에 병렬로 연결되어 구비되는 4 싸이클의 지연시간을 갖는 지연소자, 제7 데이터 경로 상에 구비되는 3 싸이클의 지연시간을 갖는 지연소자, 제8 데이터 경로 상에 구비되는 2 싸이클의 지연시간을 갖는 지연소자, 제9 데이터 경로 상에 구비되는 2 싸이클의 지연시간을 갖는 지연소자, 제10 데이터 경로 상에 구비되는 1 싸이클의 지연시간을 갖는 제3 지연소자;를 더 포함하는 저면적 MRMDC 구조를 적용한 고속 푸리에 변환 장치
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제1 항에 있어서,상기 복소 곱셈기는,상기 멀티플렉서로부터의 3개의 데이터 경로 중 순차적으로 제2 데이터 경로, 제3 데이터 경로 상에 구비되는 것을 특징으로 하는 저면적 MRMDC 구조를 적용한 고속 푸리에 변환 장치
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Radix-4 버터플라이 연산을 수행하는 제1 스테이지, Radix-8 버터플라이 연산을 수행하는 제2 스테이지와 제3 스테이지를 포함하는 MRMDC 구조의 고속 푸리에 변환 장치에 있어서,4개의 데이터 경로로부터 입력된 4개의 데이터 열을 기반으로 Radix-4 알고리즘에 따라 버퍼플라이 연산을 수행하는 Radix-4 버터플라이;상기 Radix-4 버터플라이로부터의 4개의 데이터 경로로 입력된 4 개의 데이터 열을 입력받고, 3개의 데이터 열을 서로 다른 3개의 데이터 경로로 출력하는 멀티플렉서;상기 멀티플렉서로부터의 3개의 데이터 경로 중 2개의 데이터 경로 상에 구비되어 입력된 데이터 열 각각에 서로 다른 트위들 팩터를 곱하여 출력하는 복소 곱셈기; 및상기 제2 스테이지에서의 버터플라이 연산을 위해 상기 트위들 팩터에 곱해진 데이터 열을 포함하는 12개의 데이터 열을 서로 다른 12개의 데이터 경로로 나누어 출력하는 교환기;를 포함하는 저면적 MRMDC 구조를 적용한 고속 푸리에 변환 장치
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7
제6 항에 있어서,상기 Radix-4 버터플라이로부터의 서로 다른 8개의 데이터 경로 중 순차적으로 제2 데이터 경로, 제3 데이터 경로 상에 구비되어 1 싸이클의 지연시간을 갖는 제1 지연소자;를 더 포함하는 저면적 MRMDC 구조를 적용한 고속 푸리에 변환 장치
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8
제7 항에 있어서,상기 교환기로부터의 서로 다른 12개의 데이터 경로 중 순차적으로 제1 데이터 경로 상에 구비되는 7 싸이클의 지연시간을 갖는 지연소자, 제2 데이터 경로 상에 구비되는 6 사이클의 지연시간을 갖는 지연소자, 제3 데이터 경로 상에 구비되는 6 싸이클의 지연시간을 갖는 지연소자, 제4 데이터 경로 상에 구비되는 5 싸이클의 지연시간을 갖는 지연소자, 제5 데이터 경로에 병렬로 연결되어 구비되는 4 싸이클의 지연시간을 갖는 지연소자, 제6 데이터 경로에 병렬로 연결되어 구비되는 4 싸이클의 지연시간을 갖는 지연소자, 제7 데이터 경로 상에 구비되는 3 싸이클의 지연시간을 갖는 지연소자, 제8 데이터 경로 상에 구비되는 2 싸이클의 지연시간을 갖는 지연소자, 제9 데이터 경로 상에 구비되는 2 싸이클의 지연시간을 갖는 지연소자, 제10 데이터 경로 상에 구비되는 1 싸이클의 지연시간을 갖는 제2 지연소자;를 더 포함하는 저면적 MRMDC 구조를 적용한 고속 푸리에 변환 장치
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제6 항에 있어서,상기 복소 곱셈기는,상기 멀티플렉서로부터의 3개의 데이터 경로 중 순차적으로 제2 데이터 경로, 제3 데이터 경로 상에 구비되는 것을 특징으로 하는 저면적 MRMDC 구조를 적용한 고속 푸리에 변환 장치
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