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입력 샘플링 시간 부정합을 최소화한 이중 채널 ＡＤＣ

  • 기술번호 : KST2015187890
  • 담당센터 : 서울서부기술혁신센터
  • 전화번호 : 02-6124-6930
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요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 본 발명은 SHA, MDAC 및 flash ADC를 포함하는 ADC에 관한 것으로서, SHA 또는 MDAC의 입력단을 두 개의 채널인 X 채널과 Y 채널로 구성하고, 두 개의 채널은 증폭기를 공유하도록 하며, SHA에 X 채널의 샘플링 클록과 Y 채널의 샘플링 클록을 생성하는 SHA 샘플링 클록 발생기를 더 포함하고, SHA의 X 채널의 샘플링 클록과 Y 채널의 샘플링 클록을 SHA 샘플링 클록 발생기의 기준 클록의 폴링 에지(falling edge)에 동기시키는 것을 특징으로 하며, 외부에서 인가되는 아날로그 입력 신호를 샘플링할 때 균등한 간격으로 샘플링하지 못하는 샘플링 시간 부정합 문제를 해결하여 각 채널의 샘플링 클록이 동일한 간격으로 입력신호를 샘플링할 수 있다.
Int. CL H03M 1/12 (2006.01)
CPC H03M 1/1285(2013.01) H03M 1/1285(2013.01) H03M 1/1285(2013.01) H03M 1/1285(2013.01) H03M 1/1285(2013.01)
출원번호/일자 1020120005253 (2012.01.17)
출원인 서강대학교산학협력단
등록번호/일자 10-1334379-0000 (2013.11.22)
공개번호/일자 10-2013-0084454 (2013.07.25) 문서열기
공고번호/일자 (20131129) 문서열기
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태 소멸
심사진행상태 수리
심판사항
구분 신규
원출원번호/일자
관련 출원번호
심사청구여부/일자 Y (2012.01.17)
심사청구항수 10

출원인

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번호 이름 국적 주소
1 서강대학교산학협력단 대한민국 서울특별시 마포구

발명자

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번호 이름 국적 주소
1 이승훈 대한민국 서울 용산구
2 명성민 대한민국 서울 강서구
3 김효진 대한민국 인천 남동구

대리인

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번호 이름 국적 주소
1 특허법인충현 대한민국 서울특별시 서초구 동산로 **, *층(양재동, 베델회관)

최종권리자

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번호 이름 국적 주소
1 서강대학교산학협력단 서울특별시 마포구
번호, 서류명, 접수/발송일자, 처리상태, 접수/발송일자의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 행정처리 표입니다.
번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 [특허출원]특허출원서
[Patent Application] Patent Application		 2012.01.17 수리 (Accepted) 1-1-2012-0043100-16
2 선행기술조사의뢰서
Request for Prior Art Search		 2012.09.14 수리 (Accepted) 9-1-9999-9999999-89
3 선행기술조사보고서
Report of Prior Art Search		 2012.10.24 수리 (Accepted) 9-1-2012-0080194-52
4 의견제출통지서
Notification of reason for refusal		 2013.01.24 발송처리완료 (Completion of Transmission) 9-5-2013-0050041-66
5 [지정기간연장]기간연장(단축, 경과구제)신청서
[Designated Period Extension] Application of Period Extension(Reduction, Progress relief)		 2013.03.22 수리 (Accepted) 1-1-2013-0250042-01
6 [지정기간연장]기간연장(단축, 경과구제)신청서
[Designated Period Extension] Application of Period Extension(Reduction, Progress relief)		 2013.04.24 수리 (Accepted) 1-1-2013-0360929-85
7 [지정기간연장]기간연장(단축, 경과구제)신청서
[Designated Period Extension] Application of Period Extension(Reduction, Progress relief)		 2013.05.22 수리 (Accepted) 1-1-2013-0450168-80
8 [지정기간연장]기간연장(단축, 경과구제)신청서
[Designated Period Extension] Application of Period Extension(Reduction, Progress relief)		 2013.06.24 수리 (Accepted) 1-1-2013-0559562-33
9 지정기간연장관련안내서
Notification for Extension of Designated Period		 2013.06.26 발송처리완료 (Completion of Transmission) 1-5-2013-0072523-12
10 [명세서등 보정]보정서
[Amendment to Description, etc.] Amendment		 2013.07.24 보정승인간주 (Regarded as an acceptance of amendment) 1-1-2013-0668844-37
11 [거절이유 등 통지에 따른 의견]의견(답변, 소명)서
[Opinion according to the Notification of Reasons for Refusal] Written Opinion(Written Reply, Written Substantiation)		 2013.07.24 수리 (Accepted) 1-1-2013-0668826-15
12 등록결정서
Decision to grant		 2013.11.19 발송처리완료 (Completion of Transmission) 9-5-2013-0795572-16
13 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2017.01.11 수리 (Accepted) 4-1-2017-5005781-67
14 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2019.01.22 수리 (Accepted) 4-1-2019-5014626-89
번호, 청구항의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 청구항 표입니다.
번호 청구항
1 1
SHA, MDAC 및 flash ADC를 포함하는 ADC에 있어서,상기 SHA 또는 상기 MDAC의 입력단을 X 채널과 Y 채널 두 개의 채널로 구성하고, 상기 두 개의 채널은 증폭기를 공유하도록 하며,상기 ADC의 주 클록 발생기와 별도로, 상기 SHA의 상기 X 채널의 샘플링 클록과 상기 Y 채널의 샘플링 클록을 생성하는 SHA 샘플링 클록 발생기를 더 포함하고,상기 SHA 샘플링 클록 발생기는,상기 SHA의 상기 X 채널의 샘플링 클록과 상기 Y 채널의 샘플링 클록을 상기 주 클록 발생기의 기준 클록의 폴링 에지(falling edge)에 동기시키는 것을 특징으로 하는 ADC
2 2
제 1 항에 있어서,디지털 교정 회로에 사용되는 클록 중에서 상기 SHA 샘플링 클록 발생기가 생성하는 SHA 샘플링 클록이 동기되는 기준 클록의 지연시간을 제어하는 지연 제어 회로를 더 포함하고,상기 지연 제어 회로는 외부 클록으로 상기 디지털 교정 회로의 클록을 제어하며, 상기 지연 제어 회로는 상기 디지털 교정 회로에 클록을 입력하는 클록 발생기 앞에 위치하는 것을 특징으로 하는 ADC
3 3
제 1 항에 있어서,상기 SHA에 형성되어 있는 두 개의 채널에 대응하는 각각의 샘플링 커패시터는 클록이 "HIGH"인 구간과 "LOW"인 구간에서 교대로 샘플링하는 것을 특징으로 하는 ADC
4 4
제 3 항에 있어서,상기 SHA에 포함된 공유된 증폭기는 상기 샘플링 속도의 2배의 속도로 출력 신호를 생성하는 것을 특징으로 하는 ADC
5 5
제 1 항에 있어서,상기 MDAC에 형성되어 있는 두 개의 채널에 대응하는 각각의 커패시터 열은 클록이 "HIGH"인 구간과 "LOW"인 구간에서 교대로 샘플링하는 것을 특징으로 하는 ADC
6 6
제 5 항에 있어서,상기 MDAC에 포함된 공유된 증폭기는 상기 샘플링 속도의 2배의 속도로 신호 증폭동작을 수행하는 것을 특징으로 하는 ADC
7 7
제 1 항에 있어서,상기 SHA에 포함된 공유된 증폭기의 첫 번째 단은 두 개의 입력단을 가진 folded-cascode 증폭기이고, 두 번째 단은 common-source 증폭기인 것을 특징으로 하는 ADC
8 8
제 1 항에 있어서,상기 flash ADC는 프리앰프와 두 개의 래치를 포함하여 구성하되, 상기 두 개의 래치가 하나의 차동오차 증폭기 구조의 프리앰프를 공유하는 것을 특징으로 하는 ADC
9 9
제 1 항에 있어서,클록 발생기와 디지털 교정 회로를 더 포함하고,상기 클록 발생기는 외부로부터 인가되는 fs Hz 클록을 디지털 조합회로를 통해 상기 디지털 교정 회로에 사용되는 4개의 위상의 클록을 생성하는 것을 특징으로 하는 ADC
10 10
제 1 항에 있어서,클록 발생기와 디지털 교정회로를 더 포함하고,상기 클록 발생기는 외부로부터 인가되는 fs Hz 클록을 플립플롭을 통해 이분주하고, 상기 이분주된 클록으로부터 디지털 조합회로를 통해 8개 위상의 클록을 생성하여 상기 SHA와 상기 MDAC에 제공하는 것을 특징으로 하는 ADC
지정국 정보가 없습니다
패밀리정보가 없습니다
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순번 연구부처 주관기관 연구사업 연구과제
1 교육과학기술부 서강대학교 산학협력단 한국연구재단 일반연구자지원사업 선택적 SHA 기반의 저전력 12비트 100MS/s 급 0.13um CMOS ADC 연구
2 지식경제부 서강대학교 산학협력단 지식경제부 대학 IT연구센터 육성지원사업 차세대 융복합 시스템용 아날로그 IP 핵심설계기술 개발