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반도체 소자의 안티퓨즈 및 그 제조 방법

  • 기술번호 : KST2015187904
  • 담당센터 : 서울서부기술혁신센터
  • 전화번호 : 02-6124-6930
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요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 유전율의 차이를 이용하여 절연막의 파괴 위치의 제어가 가능하고, 절연막 파괴 후의 저항산포를 개선할 수 있는 반도체 소자의 안티퓨즈 및 그 제조 방법을 개시한다.본 발명에 따른 반도체 소자의 안티퓨즈(anti-fuse)는 기판에 서로 이격 형성된 소오스 및 드레인; 양단 중 적어도 어느 한쪽에 언더컷(under cut)이 형성되어 있으며, 일단이 상기 소오스에 접촉하고, 타단이 상기 드레인에 접촉하도록, 상기 기판 상에 제1유전율을 갖는 물질을 포함하여 형성된 게이트 절연막; 상기 제1유전율보다 낮은 제2유전율을 갖는 물질로, 상기 언더컷을 채우는 언더컷충진부; 및 상기 게이트 절연막 및 언더컷충진부 상에 형성된 게이트 전극;을 포함하는 것을 특징으로 한다.
Int. CL H01L 21/82 (2006.01) H01L 23/62 (2006.01)
CPC H01L 23/5252(2013.01) H01L 23/5252(2013.01) H01L 23/5252(2013.01) H01L 23/5252(2013.01)
출원번호/일자 1020120070677 (2012.06.29)
출원인 에스케이하이닉스 주식회사, 서강대학교산학협력단
등록번호/일자
공개번호/일자 10-2014-0003089 (2014.01.09) 문서열기
공고번호/일자 문서열기
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태 등록
심사진행상태 수리
심판사항
구분 신규
원출원번호/일자
관련 출원번호
심사청구여부/일자 Y (2017.04.27)
심사청구항수 22

출원인

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번호 이름 국적 주소
1 에스케이하이닉스 주식회사 대한민국 경기도 이천시
2 서강대학교산학협력단 대한민국 서울특별시 마포구

발명자

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번호 이름 국적 주소
1 최우영 대한민국 서울 마포구
2 윤규한 대한민국 경기 성남시 분당구

대리인

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번호 이름 국적 주소
1 특허법인(유한) 대아 대한민국 서울특별시 강남구 역삼로 ***, 한양빌딩*층(역삼동)

최종권리자

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번호 이름 국적 주소
1 에스케이하이닉스 주식회사 대한민국 경기도 이천시
2 서강대학교산학협력단 대한민국 서울특별시 마포구
번호, 서류명, 접수/발송일자, 처리상태, 접수/발송일자의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 행정처리 표입니다.
번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 [특허출원]특허출원서
[Patent Application] Patent Application		 2012.06.29 수리 (Accepted) 1-1-2012-0521259-45
2 [출원인변경]권리관계변경신고서
[Change of Applicant] Report on Change of Proprietary Status		 2012.07.31 수리 (Accepted) 1-1-2012-0612193-32
3 [출원서등 보정]보정서
[Amendment to Patent Application, etc.] Amendment		 2012.08.08 무효 (Invalidation) 1-1-2012-0633150-16
4 보정요구서
Request for Amendment		 2012.08.08 발송처리완료 (Completion of Transmission) 1-5-2012-0099481-24
5 [출원서등 보정]보정서
[Amendment to Patent Application, etc.] Amendment		 2012.08.13 수리 (Accepted) 1-1-2012-0644067-82
6 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2012.12.24 수리 (Accepted) 4-1-2012-5270171-92
7 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2015.04.27 수리 (Accepted) 4-1-2015-5055330-26
8 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2017.01.11 수리 (Accepted) 4-1-2017-5005781-67
9 [심사청구]심사청구(우선심사신청)서
[Request for Examination] Request for Examination (Request for Preferential Examination)		 2017.04.27 수리 (Accepted) 1-1-2017-0412229-35
10 의견제출통지서
Notification of reason for refusal		 2018.03.02 발송처리완료 (Completion of Transmission) 9-5-2018-0150293-50
11 [거절이유 등 통지에 따른 의견]의견(답변, 소명)서
[Opinion according to the Notification of Reasons for Refusal] Written Opinion(Written Reply, Written Substantiation)		 2018.04.26 수리 (Accepted) 1-1-2018-0418106-03
12 [명세서등 보정]보정서
[Amendment to Description, etc.] Amendment		 2018.04.26 보정승인간주 (Regarded as an acceptance of amendment) 1-1-2018-0418105-57
13 등록결정서
Decision to grant		 2018.05.30 발송처리완료 (Completion of Transmission) 9-5-2018-0366308-12
14 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2019.01.22 수리 (Accepted) 4-1-2019-5014626-89
번호, 청구항의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 청구항 표입니다.
번호 청구항
1 1
기판에 서로 이격 형성된 소오스 및 드레인;양단 중 적어도 어느 한쪽에 언더컷(under cut)이 형성되어 있으며, 일단이 상기 소오스에 접촉하고, 타단이 상기 드레인에 접촉하도록, 상기 기판 상에 제1유전율을 갖는 물질을 포함하여 형성된 게이트 절연막;상기 제1유전율보다 낮은 제2유전율을 갖는 물질로, 상기 언더컷을 채우는 언더컷충진부; 및상기 게이트 절연막 및 언더컷충진부 상에 형성된 게이트 전극;을 포함하며, 상기 언더컷충진부는 상기 게이트 절연막의 파괴 위치 제어를 위한 상기 언더컷 내에 충진되어, 상기 기판의 상면, 상기 게이트 전극의 하면 및 상기 게이트 절연막의 측면과 접촉되는 것을 특징으로 하는 반도체 소자의 안티퓨즈
2 2
제1항에 있어서,상기 언더컷충진부는3
3 3
제2항에 있어서,상기 언더컷충진부는SiOF, 하이드로전 실세스퀴옥산(HSQ), 폴리 아릴렌 에테르(PAE), 폴리이미드, 플로린계, 파릴렌-N, 파릴렌-F, B-스테이지 폴리머, 다이아몬드상 카본(DLC), 비정질 카본, 폴리테트라 플루오로에틸렌(PTFE), SiOC 폴리머, 다공성 MSQ, 다공성 PAE, 다공성 실크, 다공성 SiO2 및 실리콘 산화막(SiO2) 중에서 하나 이상을 포함하여 형성되는 것을 특징으로 하는 반도체 소자의 안티퓨즈
4 4
제1항에 있어서,상기 언더컷충진부는상기 게이트 전극과 상기 기판 사이에 인가된 전압에 의해 절연성이 파괴되는 것을 특징으로 하는 반도체 소자의 안티퓨즈
5 5
기판에 서로 이격 형성된 소오스 및 드레인;양단에 언더컷(under cut)이 형성되어 있으며, 일단이 상기 소오스에 접촉하고, 타단이 상기 드레인에 접촉하도록, 상기 기판 상에 제1유전율을 갖는 물질을 포함하여 형성된 게이트 절연막;상기 제1유전율보다 낮은 제2유전율을 갖는 물질로, 상기 게이트 절연막 일단의 언더컷을 채우는 제1언더컷충진부; 상기 제2유전율보다 높은 제3유전율을 갖는 층간 유전 물질로, 상기 게이트 절연막 타단의 언더컷을 채우는 제2언더컷충진부; 및상기 게이트 절연막, 제1 및 제2언더컷충진부 상에 형성된 게이트 전극;을 포함하며, 상기 제1 및 제2 언더컷충진부는 상기 게이트 절연막의 파괴 위치 제어를 위한 상기 언더컷 내에 각각 충진되어, 상기 기판의 상면, 상기 게이트 전극의 하면 및 상기 게이트 절연막의 측면과 접촉되는 것을 특징으로 하는 반도체 소자의 안티퓨즈
6 6
제5항에 있어서,상기 제1언더컷충진부는3
7 7
제6항에 있어서,상기 제1언더컷충진부는SiOF, 하이드로전 실세스퀴옥산(HSQ), 폴리 아릴렌 에테르(PAE), 폴리이미드, 플로린계, 파릴렌-N, 파릴렌-F, B-스테이지 폴리머, 다이아몬드상 카본(DLC), 비정질 카본, 폴리테트라 플루오로에틸렌(PTFE), SiOC 폴리머, 다공성 MSQ, 다공성 PAE, 다공성 실크, 다공성 SiO2 및 실리콘 산화막(SiO2) 중에서 하나 이상을 포함하여 형성되는 것을 특징으로 하는 반도체 소자의 안티퓨즈
8 8
기판에 서로 이격 형성된 소오스 및 드레인을 형성하는 단계;일단이 상기 소오스에 접촉하고, 타단이 상기 드레인에 접촉하도록, 상기 기판 상에 제1유전율을 갖는 물질을 포함하는 게이트 절연막을 형성하는 단계;상기 게이트 절연막 상에 게이트 전극을 형성하는 단계;상기 게이트 전극을 식각 마스크로 하여 상기 게이트 절연막을 식각하여 상기 게이트 절연막의 양단에 언더컷(under cut)을 형성하는 단계; 및상기 제1유전율보다 낮은 제2유전율을 갖는 물질로, 상기 언더컷을 채우는 언더컷충진부를 형성하는 단계;를 포함하며, 상기 언더컷충진부는 상기 게이트 절연막의 파괴 위치 제어를 위한 상기 언더컷 내에 충진되어, 상기 기판의 상면, 상기 게이트 전극의 하면 및 상기 게이트 절연막의 측면과 접촉되는 것을 특징으로 하는 반도체 소자의 안티퓨즈 제조 방법
9 9
기판에 서로 이격 형성된 소오스 및 드레인을 형성하는 단계;일단이 상기 소오스에 접촉하고, 타단이 상기 드레인에 접촉하도록, 상기 기판 상에 제1유전율을 갖는 물질을 포함하는 게이트 절연막을 형성하는 단계;상기 게이트 절연막 상에 게이트 전극을 형성하는 단계;상기 게이트 절연막의 타단을 덮도록, 상기 소오스 및 드레인 중 어느 하나 및 선택된 소오스 또는 드레인에 인접한 쪽의 상기 게이트 전극의 적어도 일부 영역 상에 감광막 패턴을 형성하는 단계;상기 감광막 패턴을 식각 마스크로 하여 상기 게이트 절연막의 노출된 일단을 식각하여 언더컷(under cut)을 형성하는 단계; 및상기 제1유전율보다 낮은 제2유전율을 갖는 물질로, 상기 언더컷을 채우는 언더컷충진부를 형성하는 단계;를 포함하며, 상기 제1 및 제2 언더컷충진부는 상기 게이트 절연막의 파괴 위치 제어를 위한 상기 언더컷 내에 각각 충진되어, 상기 기판의 상면, 상기 게이트 전극의 하면 및 상기 게이트 절연막의 측면과 접촉되는 것을 특징으로 하는 반도체 소자의 안티퓨즈 제조 방법
10 10
기판에 서로 이격 형성된 소오스 및 드레인을 형성하는 단계;일단이 상기 소오스에 접촉하고, 타단이 상기 드레인에 접촉하도록, 상기 기판 상에 제1유전율을 갖는 물질을 포함하는 게이트 절연막을 형성하는 단계;상기 게이트 절연막 상에 게이트 전극을 형성하는 단계;상기 게이트 전극을 식각 마스크로 하여 상기 게이트 절연막을 식각하여 상기 게이트 절연막의 양단에 언더컷(under cut)을 형성하는 단계; 상기 게이트 절연막의 타단을 덮도록, 상기 소오스 및 드레인 중 어느 하나 및 선택된 소오스 또는 드레인에 인접한 쪽의 상기 게이트 전극의 적어도 일부 영역 상에 감광막 패턴을 형성하는 단계;상기 제1유전율보다 낮은 제2유전율을 갖는 물질로, 상기 게이트 절연막 일단의 언더컷을 채우는 제1언더컷충진부를 형성하는 단계;상기 제1언더컷충진부의 반대편에 위치한 상기 게이트 절연막 타단의 언더컷이 노출되도록 상기 감광막 패턴을 제거하는 단계; 및상기 제2유전율보다 높은 제3유전율을 갖는 층간 유전 물질로, 상기 게이트 절연막 타단의 언더컷을 채우는 제2언더컷충진부를 형성하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 안티퓨즈 제조 방법
11 11
제8항, 제9항 및 제10항 중 어느 한 항에 있어서,상기 언더컷을 형성하는 단계는20℃ 내지 30℃ 온도의 불산(HF) 용액으로 상기 게이트 절연막의 양단 중 적어도 한 쪽의 노출부를 식각하는 것을 특징으로 하는 반도체 소자의 안티퓨즈 제조 방법
12 12
제8항, 제9항 및 제10항 중 어느 한 항에 있어서,상기 언더컷을 형성하는 단계는35℃ 내지 40℃ 온도의 기상 불산(HF vapor)으로 상기 게이트 절연막의 양단 중 적어도 한 쪽의 노출부를 식각하는 것을 특징으로 하는 반도체 소자의 안티퓨즈 제조 방법
13 13
제8항 또는 제9항에 있어서,상기 언더컷충진부는3
14 14
제13항에 있어서,상기 언더컷충진부는SiOF, 하이드로전 실세스퀴옥산(HSQ), 폴리 아릴렌 에테르(PAE), 폴리이미드, 플로린계, 파릴렌-N, 파릴렌-F, B-스테이지 폴리머, 다이아몬드상 카본(DLC), 비정질 카본, 폴리테트라 플루오로에틸렌(PTFE), SiOC 폴리머, 다공성 MSQ, 다공성 PAE, 다공성 실크, 다공성 SiO2 및 실리콘 산화막(SiO2) 중에서 하나 이상을 포함하여 형성하는 것을 특징으로 하는 반도체 소자의 안티퓨즈 제조 방법
15 15
제10항에 있어서,상기 제1언더컷충진부는3
16 16
제15항에 있어서,상기 제1언더컷충진부는SiOF, 하이드로전 실세스퀴옥산(HSQ), 폴리 아릴렌 에테르(PAE), 폴리이미드, 플로린계, 파릴렌-N, 파릴렌-F, B-스테이지 폴리머, 다이아몬드상 카본(DLC), 비정질 카본, 폴리테트라 플루오로에틸렌(PTFE), SiOC 폴리머, 다공성 MSQ, 다공성 PAE, 다공성 실크, 다공성 SiO2 및 실리콘 산화막(SiO2) 중에서 하나 이상을 포함하여 형성하는 것을 특징으로 하는 반도체 소자의 안티퓨즈 제조 방법
17 17
제8항 또는 제9항에 있어서,상기 언더컷충진부를 형성하는 단계는(a) 상기 언더컷을 갭필하도록 상기 언더컷을 포함한 기판 상에 상기 제2유전율을 갖는 물질을 증착 또는 코팅하여 유전막을 형성하는 단계와,(b) 상기 유전막을 식각하여 상기 언더컷 내부에만 상기 유전막을 잔류시키는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 안티퓨즈 제조 방법
18 18
제17항에 있어서,상기 (a) 단계는화학기상증착(CVD) 방법 또는 스핀 온 증착(SOD) 방법으로 상기 유전막을 형성하는 것을 특징으로 하는 반도체 소자의 안티퓨즈 제조 방법
19 19
제17항에 있어서,상기 (b)단계는상기 유전막을 블랭킷 식각(blanket etch)하여 실시하는 것을 특징으로 하는 반도체 소자의 안티퓨즈 제조 방법
20 20
제10항에 있어서,상기 제1언더컷충진부를 형성하는 단계는(a) 상기 게이트 절연막 일단의 언더컷을 갭필하도록 상기 언더컷을 포함한 기판 상에 상기 제2유전율을 갖는 물질을 스핀 온 증착(SOD) 방법으로 코팅하여 저유전막을 형성하는 단계와,(b) 상기 저유전막을 비등방성 식각하여 상기 게이트 절연막 일단의 언더컷 내부에만 상기 저유전막을 잔류시키는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 안티퓨즈 제조 방법
21 21
제8항, 제9항 및 제10항 중 어느 한 항에 있어서,상기 게이트 전극, 게이트 절연막, 소오스 및 드레인은상기 반도체 소자의 셀 영역을 형성하는 과정에서 형성하는 것을 특징으로 하는 반도체 소자의 안티퓨즈 제조 방법
22 22
제9항에 있어서,상기 언더컷을 형성하는 단계와 상기 언더컷충진부를 형성하는 단계 사이에,상기 감광막 패턴을 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 안티퓨즈 제조 방법
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순번 연구부처 주관기관 연구사업 연구과제
1 지식경제부 서강대학교 산학협력단 대학 IT연구센터 육성.지원사업 차세대 융복합 시스템용 아날로그 IP 핵심설계기술 개발