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반도체 소자의 안티퓨즈 및 그 제조 방법

  • 기술번호 : KST2015187905
  • 담당센터 : 서울서부기술혁신센터
  • 전화번호 : 02-6124-6930
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요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 본 발명에 따른 반도체 소자의 안티퓨즈(anti-fuse)는 기판에 서로 이격 형성된 소오스 및 드레인; 일단이 상기 소오스에 접촉하고, 타단이 상기 드레인에 접촉하도록 상기 기판 상에 형성된 게이트 절연막; 및 상기 소오스 및 드레인 측의 단부 각각에, 게이트 폭 방향으로 게이트의 길이가 증가하다가 감소하는 코너부를 적어도 하나 포함하여 상기 게이트 절연막 상에 형성된 게이트 전극;을 포함하는 것을 특징으로 한다.
Int. CL H01L 21/82 (2006.01) H01L 23/62 (2006.01)
CPC H01L 23/5252(2013.01) H01L 23/5252(2013.01) H01L 23/5252(2013.01)
출원번호/일자 1020120070923 (2012.06.29)
출원인 에스케이하이닉스 주식회사, 서강대학교산학협력단
등록번호/일자
공개번호/일자 10-2014-0003147 (2014.01.09) 문서열기
공고번호/일자 문서열기
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태 등록
심사진행상태 수리
심판사항
구분 신규
원출원번호/일자
관련 출원번호
심사청구여부/일자 Y (2017.04.27)
심사청구항수 7

출원인

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번호 이름 국적 주소
1 에스케이하이닉스 주식회사 대한민국 경기도 이천시
2 서강대학교산학협력단 대한민국 서울특별시 마포구

발명자

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번호 이름 국적 주소
1 최우영 대한민국 서울 마포구
2 윤규한 대한민국 경기 성남시 분당구

대리인

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번호 이름 국적 주소
1 특허법인(유한) 대아 대한민국 서울특별시 강남구 역삼로 ***, 한양빌딩*층(역삼동)

최종권리자

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번호 이름 국적 주소
1 에스케이하이닉스 주식회사 대한민국 경기도 이천시
2 서강대학교산학협력단 대한민국 서울특별시 마포구
번호, 서류명, 접수/발송일자, 처리상태, 접수/발송일자의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 행정처리 표입니다.
번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 [특허출원]특허출원서
[Patent Application] Patent Application		 2012.06.29 수리 (Accepted) 1-1-2012-0522449-92
2 [출원인변경]권리관계변경신고서
[Change of Applicant] Report on Change of Proprietary Status		 2012.07.31 수리 (Accepted) 1-1-2012-0612193-32
3 [출원서등 보정]보정서
[Amendment to Patent Application, etc.] Amendment		 2012.08.08 무효 (Invalidation) 1-1-2012-0633150-16
4 보정요구서
Request for Amendment		 2012.08.08 발송처리완료 (Completion of Transmission) 1-5-2012-0099481-24
5 [출원서등 보정]보정서
[Amendment to Patent Application, etc.] Amendment		 2012.08.13 수리 (Accepted) 1-1-2012-0644067-82
6 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2012.12.24 수리 (Accepted) 4-1-2012-5270171-92
7 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2015.04.27 수리 (Accepted) 4-1-2015-5055330-26
8 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2017.01.11 수리 (Accepted) 4-1-2017-5005781-67
9 [심사청구]심사청구(우선심사신청)서
[Request for Examination] Request for Examination (Request for Preferential Examination)		 2017.04.27 수리 (Accepted) 1-1-2017-0412231-27
10 선행기술조사의뢰서
Request for Prior Art Search		 2018.02.06 수리 (Accepted) 9-1-9999-9999999-89
11 선행기술조사보고서
Report of Prior Art Search		 2018.04.18 발송처리완료 (Completion of Transmission) 9-6-2018-0055925-24
12 의견제출통지서
Notification of reason for refusal		 2018.04.19 발송처리완료 (Completion of Transmission) 9-5-2018-0269069-96
13 [거절이유 등 통지에 따른 의견]의견(답변, 소명)서
[Opinion according to the Notification of Reasons for Refusal] Written Opinion(Written Reply, Written Substantiation)		 2018.06.04 수리 (Accepted) 1-1-2018-0546767-75
14 [명세서등 보정]보정서
[Amendment to Description, etc.] Amendment		 2018.06.04 보정승인간주 (Regarded as an acceptance of amendment) 1-1-2018-0546765-84
15 등록결정서
Decision to grant		 2018.10.24 발송처리완료 (Completion of Transmission) 9-5-2018-0723685-28
16 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2019.01.22 수리 (Accepted) 4-1-2019-5014626-89
번호, 청구항의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 청구항 표입니다.
번호 청구항
1 1
기판에 서로 이격 형성된 소오스 및 드레인;일단이 상기 소오스에 접촉하고, 타단이 상기 드레인에 접촉하도록 상기 기판 상에 형성된 게이트 절연막; 및상기 소오스 및 드레인 측의 단부 각각에 게이트 폭 방향으로 게이트의 길이가 증가하다가 감소하는 코너부를 적어도 하나 포함하여 상기 게이트 절연막 상에 형성된 게이트 전극;을 포함하며, 상기 게이트 전극의 코너부는 상기 소오스 및 드레인과 각각 중첩되도록 배치되며, 상기 게이트 전극의 코너부는 상기 소오스 및 드레인 측의 단부에 대칭으로 형성되며, 상기 게이트 전극의 코너부는 뾰족한 형상을 갖는 것을 특징으로 하는 반도체 소자의 안티퓨즈
2 2
제1항에 있어서,상기 게이트 전극의 단부는게이트 폭 방향으로 게이트 길이를 미분하였을 때의 값이 상기 코너부에서 불연속적인 것을 특징으로 하는 반도체 소자의 안티퓨즈
3 3
삭제
4 4
삭제
5 5
제1항에 있어서,상기 게이트 절연막은상기 게이트 전극과 상기 기판 사이에 인가된 전압에 의해 절연성이 파괴되는 것을 특징으로 하는 반도체 소자의 안티퓨즈
6 6
제5항에 있어서,상기 게이트 절연막은 실리콘 산화물(SiO2), 실리콘 질화물(SiON), 알루미늄 산화물(Al2O3), 지르코늄 산화물(ZrO2) 및 하프늄 산화물(HfO2) 중 하나 이상을 포함하여 형성되는 것을 특징으로 하는 반도체 소자의 안티퓨즈
7 7
기판 상에 게이트 절연막을 형성하는 단계;일측 및 타측 단부에 게이트 폭 방향으로 게이트의 길이가 증가하다가 감소하는 코너부를 적어도 하나 포함하는 게이트 전극을 상기 게이트 절연막 상에 형성하는 단계; 및상기 게이트 전극의 일측 및 타측의 상기 기판에 소오스 및 드레인을 형성하는 단계;를 포함하며, 상기 게이트 전극의 코너부는 상기 소오스 및 드레인과 각각 중첩되도록 배치되며, 상기 게이트 전극의 코너부는 상기 소오스 및 드레인 측의 단부에 대칭으로 형성되며, 상기 게이트 전극의 코너부는 뾰족한 형상을 갖는 것을 특징으로 하는 반도체 소자의 안티퓨즈 제조 방법
8 8
제7항에 있어서,상기 게이트 전극의 단부는게이트 폭 방향으로 게이트 길이를 미분하였을 때의 값이 상기 코너부에서 불연속적이 되도록 형성되는 것을 특징으로 하는 반도체 소자의 안티퓨즈 제조 방법
9 9
삭제
10 10
제7항에 있어서,상기 게이트 전극, 게이트 절연막, 소오스 및 드레인은상기 반도체 소자의 셀 영역을 형성하는 과정에서 형성하는 것을 특징으로 하는 반도체 소자의 안티퓨즈 제조 방법
지정국 정보가 없습니다
패밀리정보가 없습니다
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순번 연구부처 주관기관 연구사업 연구과제
1 지식경제부 서강대학교 산학협력단 대학 IT연구센터 육성.지원사업 차세대 융복합 시스템용 아날로그 IP 핵심설계기술 개발