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확장형 오류검출코드 기반의 자가검사 연산처리장치를 위한 오류 검출 장치 및 그 오류 검출 장치를 포함하는 연산처리시스템

  • 기술번호 : KST2015191716
  • 담당센터 : 광주기술혁신센터
  • 전화번호 : 062-360-4654
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요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 본 발명은 확장형 오류검출코드 기반의 자가검사 연산처리장치를 위한 오류 검출 장치 및 그 오류 검출 장치를 포함하는 연산처리시스템에 관한 것으로, 보다 구체적으로는 확장형 오류검출코드에 기반하여 자가검사를 수행하는 자가검사 연산처리장치의 연산 또는 오류검출코드 생성의 오류를 최소한의 하드웨어 추가로 연속적으로 검출할 수 있고, 연산의 대상인 이진 입력 데이터와 연산의 결과인 이진 출력 데이터의 길이에 관계없이 오류검출신호의 값을 변화시킴으로써 유동적으로 확장할 수 있으며, 오류검출시간을 최소화할 수 있는 본 발명은 확장형 오류검출코드 기반의 자가검사 연산처리장치를 위한 오류 검출 장치 및 그 오류 검출 장치를 포함하는 연산처리시스템에 관한 것이다.
Int. CL G06F 11/10 (2006.01) G06F 11/26 (2006.01)
CPC
출원번호/일자 1020120023871 (2012.03.08)
출원인 조선대학교산학협력단
등록번호/일자 10-1272620-0000 (2013.06.03)
공개번호/일자
공고번호/일자 (20130610) 문서열기
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태 소멸
심사진행상태 수리
심판사항
구분 신규
원출원번호/일자
관련 출원번호
심사청구여부/일자 Y (2012.03.08)
심사청구항수 15

출원인

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번호 이름 국적 주소
1 조선대학교산학협력단 대한민국 광주광역시 동구

발명자

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번호 이름 국적 주소
1 이정아 대한민국 서울 마포구
2 소마순다람, 나타르잔 인도 사이트 엔오. **비 나가파 콜로니

대리인

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번호 이름 국적 주소
1 특허법인아이엠 대한민국 서울특별시 강남구 봉은사로 ***, ***호 (역삼동, 혜전빌딩)

최종권리자

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번호 이름 국적 주소
1 조선대학교산학협력단 광주광역시 동구
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번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 [특허출원]특허출원서
[Patent Application] Patent Application		 2012.03.08 수리 (Accepted) 1-1-2012-0188831-84
2 의견제출통지서
Notification of reason for refusal		 2013.01.02 발송처리완료 (Completion of Transmission) 9-5-2013-0001662-61
3 [거절이유 등 통지에 따른 의견]의견(답변, 소명)서
[Opinion according to the Notification of Reasons for Refusal] Written Opinion(Written Reply, Written Substantiation)		 2013.03.04 수리 (Accepted) 1-1-2013-0188744-44
4 [명세서등 보정]보정서
[Amendment to Description, etc.] Amendment		 2013.03.04 보정승인간주 (Regarded as an acceptance of amendment) 1-1-2013-0188766-48
5 등록결정서
Decision to grant		 2013.05.31 발송처리완료 (Completion of Transmission) 9-5-2013-0379162-53
6 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2014.01.09 수리 (Accepted) 4-1-2014-5004365-05
7 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2014.04.21 수리 (Accepted) 4-1-2014-5049090-32
8 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2015.08.10 수리 (Accepted) 4-1-2015-5106192-07
9 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2017.12.06 수리 (Accepted) 4-1-2017-5199091-10
10 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2020.03.26 수리 (Accepted) 4-1-2020-5071333-01
11 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2020.04.17 수리 (Accepted) 4-1-2020-5088703-88
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번호 청구항
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입력되는 이진 입력 데이터에 대한 산술 또는 논리 연산을 수행하여 이진 출력 데이터를 출력하는 연산처리회로 및 상기 이진 입력 데이터를 입력받아 상기 이진 입력 데이터의 연산결과에 대한 오류검출코드를 생성하되, 상기 이진 입력 데이터의 길이에 따라 가변하는 확장형 오류검출코드(SEDC:Scalable Error Detection Coding)를 생성하는 오류검출코드 생성기를 포함하는 자가검사 연산처리장치의 오류를 검출하는 오류 검출 장치로써,상기 이진 출력 데이터 및 상기 오류검출코드를 입력받고, 상기 이진 출력 데이터 및 상기 오류검출코드에 대한 2비트의 오류검출신호를 출력하는 오류검출코드 체크회로로 이루어지고,상기 오류검출코드 체크회로:는 상기 연산처리회로로부터 상기 이진 입력 데이터의 산술 또는 논리 연산 결과인 이진 출력 데이터 및 상기 오류검출코드를 입력받고 상위비트의 오류검출신호인 제1 오류검출신호를 출력하는 제1 오류검출코드 체크회로; 및상기 제1 오류검출코드 체크회로와 병렬적으로 상기 이진 출력 데이터 및 상기 오류검출코드를 입력받고 하위비트의 오류검출신호인 제2 오류검출신호를 출력하는 제2 오류검출코드 체크회로;를 포함하며,상기 오류검출코드 체크회로들은 상기 이진 출력 데이터와 상기 오류검출코드의 길이에 관계없이 각각 1비트의 오류검출신호를 출력하고, 상기 제1 오류검출신호 및 상기 제2 오류검출신호의 신호 조합에 따라 상기 오류검출코드의 오류발생 여부를 판정하며,상기 오류검출코드 체크회로들은 상기 오류검출코드에 오류가 발생하지 않았을 경우 서로 상이한 오류검출신호를 출력하고, 오류가 발생하였을 경우 서로 동일한 오류검출신호를 출력하며,상기 이진 입력 데이터가 1비트 입력 데이터일 경우, 상기 연산처리회로는 1비트 출력 데이터(IO_1bit)를 출력하고, 상기 오류검출코드 생성기는 1비트 데이터 '0' 또는 '1'에 대해 서로 반대의 값을 갖는 1비트의 오류검출코드인 1비트 입력 오류검출코드(SO_1bit)를 생성하며,상기 오류검출코드 체크회로는 상기 1비트 출력 데이터(IO_1bit)와 상기 1비트 입력 오류검출코드(SO_1bit)를 입력받아 2비트인 1비트 입력 오류검출신호(Vout1_1bit,Vout0_1bit)를 출력하는 1비트 입력 오류검출코드 체크회로를 포함하고,상기 1비트 입력 오류검출코드 체크회로:는 상기 1비트 출력 데이터(IO_1bit) 및 상기 1비트 입력 오류검출코드(SO_1bit)를 입력받아, 상기 1비트 입력 오류검출신호의 상위 비트인 제1 1비트 입력 오류검출신호(Vout1_1bit)를 출력하되, 상기 1비트 출력 데이터(IO_1bit)가 '0'이고, 상기 1비트 입력 오류검출코드(SO_1bit)가 '0'일 경우, 상기 제1 1비트 입력 오류검출신호(Vout1_1bit)를 '1'로 출력하고, 상기 1비트 출력 데이터(IO_1bit)가 '0'이고, 상기 1비트 입력 오류검출코드(SO_1bit)가 '1'일 경우, 상기 제1 1비트 입력 오류검출신호(Vout1_1bit)를 '1'로 출력하고, 상기 1비트 출력 데이터(IO_1bit)가 '1'이고, 상기 1비트 입력 오류검출코드(SO_1bit)가 '0'일 경우, 상기 제1 1비트 입력 오류검출신호(Vout1_1bit)를 '1'로 출력하고, 상기 1비트 출력 데이터(IO_1bit)가 '1'이고, 상기 1비트 입력 오류검출코드(SO_1bit)가 '1'일 경우, 상기 제1 1비트 입력 오류검출신호(Vout1_1bit)를 '0'으로 출력하는 제1 1비트 입력 오류검출코드 체크회로; 및 상기 이진 출력 데이터 및 상기 오류검출코드를 입력받아, 상기 1비트 입력 오류검출신호의 하위 비트인 제2 1비트 입력 오류검출신호(Vout0_1bit)를 출력하되, 상기 1비트 출력 데이터(IO_1bit)가 '0'이고, 상기 1비트 입력 오류검출코드(SO_1bit)가 '0'일 경우, 제2 1비트 입력 오류검출신호(Vout0_1bit)를 '1'로 출력하고, 상기 1비트 출력 데이터(IO_1bit)가 '0'이고, 상기 1비트 입력 오류검출코드(SO_1bit)가 '1'일 경우, 상기 제2 1비트 입력 오류검출신호(Vout0_1bit)를 '0'으로 출력하고, 상기 1비트 출력 데이터(IO_1bit)가 '1'이고, 상기 1비트 입력 오류검출코드(SO_1bit)가 '0'일 경우, 상기 제2 1비트 입력 오류검출신호(Vout0_1bit)를 '0'으로 출력하고, 상기 1비트 출력 데이터(IO_1bit)가 '1'이고, 상기 1비트 입력 오류검출코드(SO_1bit)가 '1'일 경우, 상기 제2 1비트 입력 오류검출신호(Vout0_1bit)를 '0'으로 출력하는 제2 1비트 입력 오류검출코드 체크회로;를 포함하는 것을 특징으로 하는 오류 검출 장치
4 4
제 3 항에 있어서,상기 제1 1비트 입력 오류검출코드 체크회로:는 상기 1비트 입력 오류검출코드(SO_1bit)를 게이트 전원으로 입력받고, 소스 단은 드레인 전원(VDD)에 연결되는 제1-1 P채널 MOS소자;상기 1비트 출력 데이터(IO_1bit)를 게이트 전원으로 입력받고, 드레인 단은 상기 제1-1 P채널 MOS소자의 드레인 단과 연결되며, 소스 단은 접지되는 제1-1 N채널 MOS소자; 및소스 단은 상기 드레인 전원(VDD)에 연결되고, 게이트 단은 접지되며, 드레인 단은 상기 제1-1 P채널 MOS소자의 드레인 단과 연결되는 제1-2 P채널 MOS소자;를 포함하여 구성되고,상기 제1-2 P채널 MOS소자의 드레인 단으로 상기 제1 1비트 입력 오류검출신호(Vout1_1bit)를 출력하는 것을 특징으로 하는 오류 검출 장치
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제 4 항에 있어서,상기 제2 1비트 입력 오류검출코드 체크회로:는상기 1비트 입력 오류검출코드(SO_1bit)를 게이트 전원으로 입력받고, 소스 단은 상기 드레인 전원(VDD)에 연결되는 제2-1 P채널 MOS소자;상기 1비트 출력 데이터(IO_1bit)를 게이트 전원으로 입력받고, 드레인 단은 상기 제1-1 P채널 MOS소자의 드레인 단과 연결되며, 소스 단은 접지되는 제2-1 N채널 MOS소자; 및상기 드레인 전원(VDD)을 게이트 전원으로 입력받고, 드레인 단은 상기 제2-1 P채널 MOS소자의 드레인 단에 연결되고, 소스 단은 접지되는 제2-2 N채널 MOS소자;를 포함하여 구성되고,상기 제2-2 N채널 MOS소자의 드레인 단으로 상기 제2 1비트 입력 오류검출신호(Vout0_1bit)를 출력하는 것을 특징으로 하는 오류 검출 장치
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제 3 항 내지 제 5 항 중 어느 한 항에 있어서,상기 이진 입력 데이터가 2비트 입력 데이터일 경우, 상기 연산 처리회로는 2비트 출력 데이터(I1_2bit,IO_2bit)를 출력하고, 상기 오류검출코드 생성기는 2비트의 오류검출코드인 2비트 입력 오류검출코드(S1_2bit,SO_2bit)를 생성하되, 상기 2비트 입력 오류검출코드(S1_2bit,SO_2bit)의 상위 비트(S1_2bit)는 2비트 데이터 '00', '01', '10' 또는 '11'에 대해 비트들의 '0'의 개수가 '1'의 개수보다 크거나 같을 경우 '1'로 생성하고, 그 외의 경우에는 '0'으로 생성하며, 하위 비트(SO_2bit)는 '0'의 개수와 '1'의 개수가 동일할 경우 '0'으로 생성하고, 그 외의 경우에는 '1'로 생성하거나, 상기 2비트 입력 오류검출코드(S1_2bit,SO_2bit)의 상위 비트(S1_2bit)는 '0'의 개수와 '1'의 개수가 동일할 경우 '0'으로 생성하고, 그 외의 경우에는 '1'로 생성하며, 하위 비트(SO_2bit)는 '0'의 개수가 '1'의 개수보다 크거나 같을 경우 '1'로 생성하고, 그 외의 경우에는 '0'으로 생성하며,상기 오류검출코드 체크회로는 상기 2비트 출력 데이터(I1_2bit,IO_2bit)와 상기 2비트 입력 오류검출코드(S1_2bit,SO_2bit)를 입력받아 2비트 입력 오류검출신호(Vout1_2bit,Vout0_2bit)를 출력하는 2비트 입력 오류검출코드 체크회로를 포함하고,상기 2비트 입력 오류검출코드 체크회로:는 상기 2비트 입력 오류검출신호의 상위비트인 제1 2비트 입력 오류검출신호(Vout1_2bit)를 출력하는 제1 2비트 입력 오류검출코드 체크회로; 및 상기 2비트 입력 오류검출신호의 하위비트인 제2 2비트 입력 오류검출신호(Vout0_2bit)를 출력하는 제2 2비트 입력 오류검출코드 체크회로;를 포함하고,상기 2비트 입력 오류검출코드 체크회로들은 상기 오류검출코드 생성기에서 출력되는 2비트 입력 오류검출코드(S1_2bit,SO_2bit)가 상기 이진 출력 데이터에 대응하는 2비트 입력 오류검출코드와 서로 동일할 경우, 서로 상이한 오류검출신호를 출력하고, 상기 2비트 입력 오류검출코드(S1_2bit,SO_2bit)가 상기 이진 출력 데이터에 대응하는 2비트 입력 오류검출코드와 서로 상이할 경우, 서로 동일한 오류검출신호를 출력하는 것을 특징으로 하는 오류 검출 장치
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제 6 항에 있어서,상기 오류검출코드 생성기에서 출력되는 2비트 입력 오류검출코드(S1_2bit,SO_2bit)가 상기 이진 출력 데이터에 대응하는 2비트 입력 오류검출코드와 서로 동일할 경우, 상기 제1 2비트 입력 오류검출코드 체크회로는 상기 제1 2비트 입력 오류검출신호(Vout1_2bit)를 '1'로 출력하고, 상기 제2 2비트 입력 오류검출코드 체크회로는 상기 제2 2비트 입력 오류검출신호(Vout0_2bit)를 '0'으로 출력하는 것을 특징으로 하는 오류 검출 장치
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제 7 항에 있어서,상기 제1 2비트 입력 오류검출코드 체크회로:는상기 2비트 입력 오류검출코드(S1_2bit,SO_2bit)의 상위 비트(S1_2bit)를 게이트 전원으로 입력받고, 소스 단은 드레인 전원(VDD)과 연결되는 제3-1 P채널 MOS소자;상기 2비트 입력 오류검출코드(S1_2bit,SO_2bit)의 하위 비트(S0_2bit)를 게이트 전원으로 입력받고, 소스 단은 상기 제3-1 P채널 MOS소자의 소스 단과 연결되어 상기 드레인 전원(VDD)이 입력되며, 드레인 단은 상기 제3-1 P채널 MOS소자의 드레인 단과 연결되는 제3-2 P채널 MOS소자;게이트 단은 접지되고, 소스 단은 상기 제3-2 P채널 MOS소자의 소스 단과 연결되어 상기 드레인 전원(VDD)이 입력되고, 드레인 단은 상기 제3-2 P채널 MOS소자의 드레인 단과 연결되는 제3-3 P채널 MOS소자;상기 2비트 출력 데이터(I1_2bit,IO_2bit)의 상위 비트(I1_2bit)를 게이트 전원으로 입력받고, 드레인 단은 상기 제3-1 P채널 MOS소자의 드레인 단과 연결되고, 소스 단은 접지되는 제3-1 N채널 MOS소자; 및상기 2비트 출력 데이터(I1_2bit,IO_2bit)의 하위 비트(I0_2bit)를 게이트 전원으로 입력받고, 드레인 단은 상기 제3-2 P채널 MOS소자의 드레인 단과 연결되며, 소스 단은 접지되는 제3-2 N채널 MOS소자;를 포함하고,상기 제3-3 P채널 MOS소자의 드레인 단으로 상기 제1 2비트 입력 오류검출신호(Vout1_2bit)를 출력하는 것을 특징으로 하는 오류 검출 장치
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제 8 항에 있어서,상기 제2 2비트 입력 오류검출코드 체크회로:는상기 2비트 입력 오류검출코드(S1_2bit,SO_2bit)의 상위 비트(S1_2bit)를 게이트 전원으로 입력받고, 소스 단은 상기 드레인 전원(VDD)과 연결되는 제4-1 P채널 MOS소자;상기 2비트 입력 오류검출코드(S1_2bit,SO_2bit)의 하위 비트(S0_2bit)를 게이트 전원으로 입력받고, 소스 단은 상기 제4-1 P채널 MOS소자의 소스 단과 연결되어 상기 드레인 전원(VDD)이 입력되며, 드레인 단은 상기 제4-1 P채널 MOS소자의 드레인 단과 연결되는 제4-2 P채널 MOS소자;상기 2비트 출력 데이터(I1_2bit,IO_2bit)의 상위 비트(I1_2bit)를 게이트 전원으로 입력받고, 드레인 단은 상기 제4-1 P채널 MOS소자의 드레인 단과 연결되고, 소스 단은 접지되는 제4-1 N채널 MOS소자; 상기 2비트 출력 데이터(I1_2bit,IO_2bit)의 하위 비트(I0_2bit)를 게이트 전원으로 입력받고, 드레인 단은 상기 제4-2 P채널 MOS소자의 드레인 단과 연결되며, 소스 단은 접지되는 제4-2 N채널 MOS소자;및상기 드레인 전원을 게이트 전원으로 입력받고 드레인 단은 상기 제4-2 N채널 MOS소자의 드레인 단과 연결되며, 소스 단은 접지되는 제4-3 N채널 MOS소자;를 포함하고, 상기 제4-3 N채널 MOS소자의 드레인 단으로 상기 제2 2비트 입력 오류검출신호(Vout0_2bit)를 출력하는 것을 특징으로 하는 오류 검출 장치
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제 6 항에 있어서,상기 이진 입력 데이터가 3비트 입력 데이터일 경우,상기 연산 처리회로는 3비트 출력 데이터(I2_3bit,I1_3bit,IO_3bit)를 출력하고, 상기 오류검출코드 생성기는 2비트의 오류검출코드인 3비트 입력 오류검출코드(S1_3bit,SO_3bit)를 생성하되, 상기 3비트 입력 데이터의 최상위 비트가 '0'인 경우에는 상기 3비트 입력 데이터의 하위 두 비트에 대한 2비트 입력 오류검출코드와 동일하게 생성하고, 상기 3비트 입력 데이터의 최상위 비트가 '1'인 경우에는 상기 3비트 입력 데이터의 하위 두 비트의 논리 부정 값에 대한 2비트 입력 오류검출코드의 논리 부정 값으로 생성하며,상기 오류검출코드 체크회로는 상기 3비트 출력 데이터(I2_3bit,I1_3bit,IO_3bit) 및 상기 3비트 입력 오류검출코드(S1_3bit,SO_3bit)를 입력받아 3비트 입력 오류검출신호(Vout1_3bit,Vout0_3bit)를 출력하는 3비트 입력 오류검출코드 체크회로를 포함하고,상기 3비트 입력 오류검출코드 체크회로:는 상기 3비트 출력 데이터(I2_3bit,I1_3bit,IO_3bit)와 상기 3비트 입력 오류검출코드(S1_3bit,SO_3bit)를 입력받아, 과도 2비트 출력 데이터(I1'_3bit,IO'_3bit) 및 과도 2비트 입력 오류검출코드(S1'_3bit,SO'_3bit)를 출력하는 과도 2비트 입력 오류검출코드 생성기; 및 상기 2비트 입력 오류검출코드 체크회로와 동일하고, 상기 과도 2비트 출력 데이터(I1'_3bit,IO'_3bit)와 상기 과도 2비트 입력 오류검출코드(S1'_3bit,SO'_3bit)를 상기 2비트 출력 데이터(I1_2bit,IO_2bit) 및 2비트 입력 오류검출코드(S1_2bit,SO_2bit)로 하여 상기 2비트 입력 오류검출신호(Vout1_2bit,Vout0_2bit)를 계산하고, 계산된 2비트 입력 오류검출신호(Vout1_2bit,Vout0_2bit)를 상기 3비트 입력 오류검출신호(Vout1_3bit,Vout0_3bit)로 출력하는 3비트용 2비트 입력 오류검출코드 체크회로;를 포함하고상기 과도 2비트 출력 데이터(I1'_3bit,IO'_3bit)는 상기 3비트 출력 데이터(I2_3bit,I1_3bit,IO_3bit)의 최상위 비트(I1_3bit)가 '1'일 경우, 상기 3비트 출력 데이터(I2_3bit,I1_3bit,IO_3bit)의 하위 두 비트의 1의 보수로 계산되고, 그 외의 경우에는 상기 3비트 출력 데이터(I2_3bit,I1_3bit,IO_3bit)의 하위 두 비트와 동일한 값으로 계산되며, 상기 과도 2비트 입력 오류검출코드(S1'_3bit,SO'_3bit)는 상기 3비트 출력 데이터(I2_3bit,I1_3bit,IO_3bit)의 최상위 비트(I1_3bit)가 '1'일 경우, 상기 3비트 입력 오류검출코드(S1_3bit,SO_3bit)의 1의 보수로 계산되고, 그 외의 경우에는 상기 3비트 입력 오류검출코드(S1_3bit,SO_3bit)와 동일한 값으로 계산되는 것을 특징으로 하는 오류 검출 장치
11 11
제 6 항에 있어서,상기 이진 입력 데이터가 4비트 입력 데이터일 경우,상기 연산 처리회로는 4비트 출력 데이터(I3_4bit,I2_4bit,I1_4bit,IO_4bit)를 출력하고, 상기 오류검출코드 생성기는 3비트의 오류검출코드인 4비트 입력 오류검출코드(S2_4bit,S1_4bit,SO_4bit)를 생성하되, 상기 4비트 입력 오류검출코드(S2_4bit,S1_4bit,SO_4bit)의 중간 비트(S1_4bit)와 최하위 비트(SO_4bit)는 상기 4비트 입력 데이터의 하위 세 비트에 대한 3비트 입력 오류검출코드와 동일하게 생성하고, 최상위 비트(S2_4bit)는 상기 4비트 입력 데이터의 최상위 비트의 논리 부정 값으로 생성하며,상기 오류검출코드 체크회로는 상기 4비트 출력 데이터(I3_4bit,I2_4bit,I1_4bit,IO_4bit) 및 상기 4비트 입력 오류검출코드(S2_4bit,S1_4bit,SO_4bit) 입력받아, 4비트 입력 오류검출신호(Vout1_4bit,Vout0_4bit)를 출력하는 4비트 입력 오류검출코드 체크회로를 포함하고, 상기 4비트 입력 오류검출코드 체크회로:는 상기 1비트 입력 오류검출코드 체크회로와 동일하고 상기 4비트 출력 데이터(I3_4bit,I2_4bit,I1_4bit,IO_4bit)의 최상위 비트(I3_4bit)와 상기 4비트 입력 오류검출코드(S2_4bit,S1_4bit,SO_4bit)의 최상위 비트(S2_4bit)를 입력으로 하여 1비트 입력 오류검출신호(Vout1_1bit,Vout0_1bit)를 출력하는 4비트용 1비트 입력 오류검출코드 체크회로; 및 상기 3비트 입력 오류검출코드 체크회로와 동일하고 상기 4비트 출력 데이터(I3_4bit,I2_4bit,I1_4bit,IO_4bit))의 하위 세 비트(I2_4bit,I1_4bit,IO_4bit)와 상기 4비트 입력 오류검출코드(S2_4bit,S1_4bit,SO_4bit)의 하위 두 비트를(S1_4bit,SO_4bit)를 입력으로 하여 3비트 입력 오류검출신호(Vout1_3bit,Vout0_3bit)를 출력하는 4비트용 3비트 입력 오류검출코드 체크회로;를 포함하고,상기 4비트 입력 오류검출신호(Vout1_4bit,Vout0_4bit)의 상위 비트(Vout1_4bit)는 상기 1비트 입력 오류검출신호(Vout1_1bit,Vout0_1bit)의 상위 비트(Vout1_1bit)와 상기 3비트 입력 오류검출신호(Vout1_3bit,Vout0_3bit)의 상위 비트(Vout1_3bit)를 논리 곱한 값으로 출력되고, 상기 4비트 입력 오류검출신호(Vout1_4bit,Vout0_4bit)의 하위 비트(Vout0_4bit)는 상기 1비트 입력 오류검출신호(Vout1_1bit,Vout0_1bit)의 하위 비트(Vout0_1bit)와 상기 3비트 입력 오류검출신호(Vout1_3bit,Vout0_3bit)의 하위 비트(Vout0_3bit)를 논리 곱한 값으로 출력되는 것을 특징으로 하는 오류 검출 장치
12 12
제 11 항에 있어서,상기 이진 입력 데이터가 n비트 입력 데이터일 경우,상기 연산 처리회로는 n비트 출력 데이터를 출력하고, 상기 오류검출코드 생성기는 상기 이진 입력 데이터를 b비트 입력 데이터와 3비트 입력 데이터 세트로 구분하고, 상기 2비트 입력 오류검출코드, 상기 3비트 입력 오류검출코드 및 상기 4비트 입력 오류검출코드 중, 상기 b비트 입력 데이터에 대한 어느 하나의 입력 오류 검출코드인 b비트 입력 오류검출코드와 상기 3비트 입력 데이터 세트에 대한 3비트 입력 오류검출코드인 3비트 입력 세트 오류검출코드를 조합하여 n비트 입력 오류검출코드를 생성하고,상기 오류검출코드 체크회로는 상기 n비트 출력 데이터와 상기 n비트 입력 오류검출코드를 입력받아, n비트 입력 오류검출신호(Vout1_nbit,Vout0_nbit)를 출력하는 n비트 입력 오류검출코드 체크회로를 포함하고, 상기 n비트 입력 오류검출코드 체크회로:는 상기 2비트 입력 오류검출코드 체크회로, 상기 3비트 입력 오류검출코드 체크회로 및 상기 4비트 입력 오류검출코드 체크회로 중, 어느 하나의 입력 오류검출코드 체크회로와 동일하고, 상기 n비트 출력 데이터 중, b비트 출력 데이터(Ibbit_nbit)와 상기 b비트 입력 오류검출코드(Sbbit_nbit)에 대한 입력 오류검출신호인 b비트 입력 오류검출신호(Vout1_bbit,Vout0_bbit)를 출력하는 b비트 입력 오류검출코드 체크회로; 및 상기 3비트 입력 오류검출코드 체크회로와 동일하고, 상기 n비트 출력 데이터 중, 상기 b비트 출력 데이터(Ibbit_nbit)를 제외한 3비트 출력 데이터 세트(I3bit_nbit)와 상기 3비트 입력 세트 오류검출코드(S2bit_nbit)를 입력으로 하여 3비트 입력 오류검출신호(Vout1_3bit,Vout0_3bit)를 출력하는 n비트용 3비트 입력 세트 오류검출코드 체크회로;를 포함하고, 상기 n비트 입력 오류검출신호(Vout1_nbit,Vout0_nbit)의 상위 비트(Vout1_nbit)는 상기 b비트 입력 오류검출신호(Vout1_bbit,Vout0_bbit)의 상위 비트(Vout1_bbit)와 상기 3비트 입력 오류검출신호(Vout1_3bit,Vout0_3bit)의 상위 비트(Vout1_3bit)를 논리 곱한 값으로 출력되고, 상기 n비트 입력 오류검출신호(Vout1_nbit,Vout0_nbit)의 하위 비트(Vout0_nbit)는 상기 b비트 입력 오류검출신호(Vout1_bbit,Vout0_bbit)의 하위 비트(Vout0_bbit)와 상기 3비트 입력 오류검출신호(Vout1_3bit,Vout0_3bit)의 하위 비트(Vout0_3bit)를 논리 곱한 값으로 출력되는 것을 특징으로 하는 오류 검출 장치
13 13
제 12 항에 있어서,상기 오류검출코드 생성기는 상기 이진 입력 데이터를 상기 b비트 입력 데이터와 복수 개의 3비트 입력 데이터 세트로 구분하여 상기 각 3비트 입력 데이터 세트에 대해 상기 3비트 입력 세트 오류검출코드를 생성하고,상기 n비트용 3비트 입력 세트 오류검출코드 체크회로는 상기 3비트 입력 데이터 세트들의 연산결과와 대응하는 각 3비트 출력 데이터 세트와 상기 각 3비트 입력 세트 오류검출코드에 대해 3비트 입력 오류검출신호(Vout1_3bit,Vout0_3bit)를 출력하는 복수 개의 n비트용 3비트 입력 세트 오류검출코드 체크회로로 구성되고,상기 n비트 입력 오류검출신호(Vout1_nbit,Vout0_nbit)의 상위 비트(Vout1_nbit)는 상기 b비트 입력 오류검출신호(Vout1_bbit,Vout0_bbit)의 상위 비트(Vout1_bbit)와 상기 3비트 입력 오류검출신호들(Vout1_3bit,Vout0_3bit)의 상위 비트(Vout1_3bit)를 논리 곱한 값으로 출력되고, 상기 n비트 입력 오류검출신호(Vout1_nbit,Vout0_nbit)의 하위 비트(Vout0_nbit)는 상기 b비트 입력 오류검출신호(Vout1_bbit,Vout0_bbit)의 하위 비트(Vout0_bbit)와 상기 3비트 입력 오류검출신호들(Vout1_3bit,Vout0_3bit)의 하위 비트(Vout0_3bit)를 논리 곱한 값으로 출력되는 것을 특징으로 하는 오류 검출 장치
14 14
제 13 항의 오류 검출 장치와 상기 자가검사 연산처리장치가 구비된 확장형 오류검출코드의 자가검사기능이 구비된 연산 처리 시스템
15 15
컴퓨터를 제 13 항의 오류 검출 장치로 기능하게 하는 오류 검출 프로그램이 저장된 컴퓨터로 읽을 수 있는 기록매체
16 16
제 15 항의 오류 검출 프로그램이 저장되고 통신망을 통해 상기 확장형 오류검출 프로그램을 전송할 수 있는 서버 시스템
17 17
제 15 항의 오류 검출 프로그램이 저장되고 상기 오류 검출 프로그램에 의해 상기 오류 검출 장치로 기능하며 온라인으로 상기 자가검사 연산처리장치와의 오류를 검출하는 서버 시스템
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1 교과부 조선대학교 중견연구자지원사업(핵심연구) 오류 모듈에 안정적으로 대처하는 재구성 가능한 가상실험장치 구조 동시설계 연구