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제1 함수 및 제2 함수를 입력받아 미리 저장된 에러검출코드와 생성된 에러검출코드 신호를 비교하여 내부의 일시오류 또는 영구오류를 검출하는 복수의 연산 유닛;상기 연산 유닛과 연결되며, 상기 연산 유닛에 영구오류가 발생할 경우 상기 영구오류가 발생된 연산 유닛의 기능을 대체하며, 부분적으로 재구성이 가능한 적어도 하나의 스템셀;각각의 상기 스템셀과 복수의 상기 연산 유닛이 일렬로 연결되어 배치되는 연산블록;상기 복수의 연산블록이 가로방향 또는 세로방향으로 배열되는 복수의 연산타일; 및상기 복수의 연산타일 중 적어도 2개 이상의 연산타일에서 상기 영구오류가 발생되면 상기 영구오류가 검출된 연산타일의 우선순위를 설정하여 상기 우선순위별로 상기 영구오류가 치유되도록 제어하는 오류허용코어를 포함하는 FPGA
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제 1 항에 있어서,상기 오류허용코어는상기 영구 에러의 유무를 확인하는 상태신호를 생성하는 영구 에러 핸들러; 및상기 상태신호 및 상기 영구 에러가 발생된 타일의 타일아이디를 이용하여 프레임을 생성하는 프레임 생성부를 포함하는 FPGA
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제 2 항에 있어서,상기 오류허용코어는상기 영구 에러 핸들러가 상기 타일아이디 정보를 생성하여 상기 프레임 생성부에 제공하는 것을 특징으로 하는 FPGA
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제 2 항에 있어서,상기 오류허용 코어는복수의 상기 영구 에러 핸들러; 및미리 설정된 상기 연산타일의 타일아이디를 정보를 상기 프레임 생성부에 제공하는 우선순위 제어부를 더 포함하는 FPGA
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제 2 항에 있어서,상기 프레임 생성부는 스타트프레임 필드, 타일아이디 필드 및 상태 필드를 포함하는 프레임을 생성하되,상기 스타트 프레임 필드가 01, 10, 11 값이 존재할 경우에만 프레임이 처리되고, 나머지는 프레임이 폐기되는 것을 특징으로 하는 FPGA
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제 2 항 내지 제 5 항 중 어느 한 항에 있어서,상기 영구 에러 핸들러는 적어도 하나의 우선순위 인코더를 더 포함하는 FPGA
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제 1 항에 있어서,상기 스템셀은 상기 연산블록의 최상부, 최하부 또는 중간 중 어느 하나의 영역에 배치되는 것을 특징으로 하는 FPGA
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8
제 7 항에 있어서,상기 연산블록의 크기는B = N + W로 정의되는 것을 특징으로 하는 FPGA
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제 7 항에 있어서,상기 제1 함수 또는 제2 함수의 개수는상기 연산블록 내의 연산셀들의 개수에서 2를 차감하는 것을 특징으로 하는 FPGA
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10
제 8 항에 있어서,상기 연산타일의 크기는 상기 연산블록의 크기와 상기 재구성 가능한 연산셀들의 길이를 곱한 것을 특징으로하는 FPGA
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11
제 10 항에 있어서,상기 연산타일 내의 셀의 총 개수는 상기 연산타일의 크기에서 상기 스템셀의 개수를 차감한 것을 특징으로 하는 FPGA
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