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프로그래머블 덧셈/뺄셈 연산 유닛을 위한 확장형 오류검출코드 기반의 오류 검출 장치 및 그 오류 검출 장치를 포함하는 자가검사 프로그래머블 덧셈/뺄셈 연산 유닛

  • 기술번호 : KST2015192030
  • 담당센터 : 광주기술혁신센터
  • 전화번호 : 062-360-4654
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요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 본 발명은 프로그래머블 덧셈/뺄셈 연산 유닛을 위한 확장형 오류검출코드 기반의 오류 검출 장치 및 그 오류 검출 장치를 포함하는 자가검사 프로그래머블 덧셈/뺄셈 연산 유닛에 관한 것으로, 보다 구체적으로는 입력 데이터에 대해 덧셈/뺄셈 연산을 수행하여 출력 데이터를 출력하는 프로그래머블 덧셈/뺄셈 연산 유닛의 단방향 연산오류를 최소한의 하드웨어 추가로 연속적으로 검출할 수 있고, 입력 데이터들 및 출력 데이터의 길이에 따라 오류검출코드의 길이를 유동적으로 확장할 수 있으며, 오류검출시간을 최소화할 수 있는 프로그래머블 덧셈/뺄셈 연산 유닛을 위한 확장형 오류검출코드 기반의 오류 검출 장치 및 그 오류 검출 장치를 포함하는 자가검사 프로그래머블 덧셈/뺄셈 연산 유닛에 관한 것이다.
Int. CL G06F 11/10 (2006.01) G06F 11/28 (2006.01) G06F 11/07 (2006.01)
CPC G06F 11/10(2013.01) G06F 11/10(2013.01)
출원번호/일자 1020120021150 (2012.02.29)
출원인 조선대학교산학협력단
등록번호/일자 10-1268996-0000 (2013.05.23)
공개번호/일자
공고번호/일자 (20130529) 문서열기
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태 소멸
심사진행상태 수리
심판사항
구분 신규
원출원번호/일자
관련 출원번호
심사청구여부/일자 Y (2012.02.29)
심사청구항수 21

출원인

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번호 이름 국적 주소
1 조선대학교산학협력단 대한민국 광주광역시 동구

발명자

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번호 이름 국적 주소
1 이정아 대한민국 서울 마포구
2 소마순다람, 나타르잔 인도 사이트 엔오. **비 나가파 콜로니

대리인

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번호 이름 국적 주소
1 특허법인아이엠 대한민국 서울특별시 강남구 봉은사로 ***, ***호 (역삼동, 혜전빌딩)

최종권리자

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번호 이름 국적 주소
1 조선대학교산학협력단 광주광역시 동구
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번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 [특허출원]특허출원서
[Patent Application] Patent Application		 2012.02.29 수리 (Accepted) 1-1-2012-0169265-51
2 의견제출통지서
Notification of reason for refusal		 2013.04.23 발송처리완료 (Completion of Transmission) 9-5-2013-0273284-62
3 [명세서등 보정]보정서
[Amendment to Description, etc.] Amendment		 2013.04.25 보정승인간주 (Regarded as an acceptance of amendment) 1-1-2013-0366476-33
4 등록결정서
Decision to grant		 2013.05.22 발송처리완료 (Completion of Transmission) 9-5-2013-0351963-63
5 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2014.01.09 수리 (Accepted) 4-1-2014-5004365-05
6 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2014.04.21 수리 (Accepted) 4-1-2014-5049090-32
7 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2015.08.10 수리 (Accepted) 4-1-2015-5106192-07
8 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2017.12.06 수리 (Accepted) 4-1-2017-5199091-10
9 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2020.03.26 수리 (Accepted) 4-1-2020-5071333-01
10 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2020.04.17 수리 (Accepted) 4-1-2020-5088703-88
번호, 청구항의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 청구항 표입니다.
번호 청구항
1 1
이진 입력 데이터들에 대해 덧셈/뺄셈(Add/Substract) 연산을 수행하여 연산결과인 캐리 아웃(Carry_out) 데이터와 썸 아웃(Sum_out) 데이터를 포함하는 이진 출력 데이터를 출력하는 프로그래머블 덧셈/뺄셈 연산 유닛(Programable Add/Substract Operations Unit)의 오류를 검출하는 오류 검출 장치로써,상기 이진 입력 데이터들 및 캐리 인(Carry_in) 비트를 입력받고, 덧셈/뺄셈 연산의 종류에 따라 상기 캐리 아웃 데이터에 대한 오류 검출코드인 캐리 아웃 입력 오류검출코드 및 상기 썸 아웃 데이터에 대한 오류 검출코드인 썸 아웃 입력 오류검출코드를 포함하는 입력 오류검출코드를 생성하는 입력 오류검출코드 생성기; 및상기 캐리 아웃 데이터와 상기 썸 아웃 데이터를 입력받고, 상기 캐리 아웃 데이터에 대한 오류 검출코드인 캐리 아웃 출력 오류검출코드 및 상기 썸 아웃 데이터에 대한 오류 검출코드인 썸 아웃 출력 오류검출코드를 포함하는 출력 오류검출코드를 생성하고, 상기 출력 오류검출코드와 상기 입력 오류검출코드의 동일성을 판단하여 오류검출결과를 출력하는 오류 검출기;를 포함하며,상기 입력 오류검출코드 및 상기 출력 오류검출코드는 상기 이진 입력 데이터들의 길이에 따라 길이가 가변하는 확장형 오류검출코드(SEDCScalable Error Detection Coding)인 것을 특징으로 하는 오류 검출 장치
2 2
제 1 항에 있어서,상기 입력 오류검출코드 생성기:는2비트 데이터에 대응하는 2비트 오류검출코드들(SEDC2)을 저장한 2비트 오류검출코드 진리테이블(truth table); 및상기 2비트 오류검출코드들(SEDC2)을 이용하여 상기 이진 입력 데이터들의 길이에 따른 가변하는 상기 입력 오류검출코드를 생성하는 입력 오류검출코드 생성수단;을 포함하는 것을 특징으로 하는 오류 검출 장치
3 3
제 2 항에 있어서,상기 2비트 오류검출코드들(SEDC2)의 상위 비트는 2비트 데이터 '00', '01', '10' 또는 '11'에 대해 비트들의 '0'의 개수가 '1'의 개수보다 크거나 같을 경우 '1'로 계산되어 저장되고, 그 외의 경우에는 '0'으로 계산되어 저장되며, 하위 비트는 '0'의 개수와 '1'의 개수가 동일할 경우 '0'으로 계산되어 저장되고, 그 외의 경우에는 '1'로 계산되어 저장되거나, 상위 비트는 '0'의 개수와 '1'의 개수가 동일할 경우 '0'으로 계산되어 저장되고, 그 외의 경우에는 '1'로 계산되어 저장되고, 하위 비트는 '0'의 개수가 '1'의 개수보다 크거나 같을 경우 '1'로 계산되어 저장되고, 그 외의 경우에는 '0'으로 계산되어 저장되는 것을 특징으로 하는 오류 검출 장치
4 4
제 3 항에 있어서,상기 입력 오류검출코드 생성수단은, 상기 이진 입력 데이터들(A,B)이 1비트 입력 데이터(A(A0),B(B0))이고, 연산의 종류가 덧셈 연산이며, 상기 캐리 인 비트가 '0'일 경우, 상위 비트는 '0'으로 가정하고, 하위 비트는 상기 1비트 입력 데이터로 하는 2비트 가정 입력 데이터들의 논리곱 값에 대응하는 상기 2비트 오류검출코드 진리테이블의 2비트 오류검출코드의 하위 비트를 상기 캐리 아웃 입력 오류검출코드로 생성하고, 상기 2비트 가정 입력 데이터들의 배타적 논리합 값에 대응하는 상기 2비트 오류검출코드 진리테이블의 2비트 오류검출코드의 하위 비트를 상기 썸 아웃 입력 오류검출코드로 생성하며, 상기 캐리 인 비트가 '1'인 경우에는 상기 2비트 가정 입력 데이터들의 논리합 값에 대응하는 상기 2비트 오류검출코드 진리테이블의 2비트 오류검출코드의 하위 비트를 상기 캐리 아웃 입력 오류검출코드로 생성하고, 상기 2비트 가정 입력 데이터들의 배타적 부정 논리합 값에 대응하는 상기 2비트 오류검출코드 진리테이블의 2비트 오류검출코드의 하위 비트를 상기 썸 아웃 입력 오류검출코드로 생성하는 1비트 입력 오류검출코드 생성수단을 포함하는 것을 특징으로 하는 오류검출장치
5 5
제 4 항에 있어서,상기 2비트 가정 입력 데이터들은 피감수인 제1 2비트 가정 입력 데이터와 감수인 제2 2비트 가정 입력 데이터로 구분되고, 상기 1비트 입력 오류검출코드 생성수단은 연산의 종류가 뺄셈 연산이고, 상기 캐리 인 비트의 논리 부정값이 '0'일 경우, 상기 제1 2비트 가정 입력 데이터와 상기 제2 2비트 가정 입력 데이터의 논리 부정 값의 논리곱 값에 대응하는 상기 2비트 오류검출코드 진리테이블의 2비트 오류검출코드의 하위 비트를 상기 캐리 아웃 입력 오류검출코드로 생성하고, 상기 제1 2비트 가정 입력 데이터와 상기 제2 2비트 가정 입력 데이터의 논리 부정 값의 배타적 논리합 값에 대응하는 상기 2비트 오류검출코드 진리테이블의 2비트 오류검출코드의 하위 비트를 상기 썸 아웃 입력 오류검출코드로 생성하며,상기 캐리 인 비트의 논리 부정값이 '1'인 경우에는, 상기 제1 2비트 가정 입력 데이터와 상기 제2 2비트 가정 입력 데이터의 논리 부정 값의 논리합 값에 대응하는 상기 2비트 오류검출코드 진리테이블의 2비트 오류검출코드의 하위 비트를 상기 캐리 아웃 입력 오류검출코드로 생성하고, 상기 제1 2비트 가정 입력 데이터와 상기 제2 2비트 가정 입력 데이터의 논리 부정 값의 배타적 부정 논리합 값에 대응하는 상기 2비트 오류검출코드 진리테이블의 2비트 오류검출코드의 하위 비트를 상기 썸 아웃 입력 오류검출코드로 생성하는 것을 특징으로 하는 오류 검출 장치
6 6
제 3 항에 있어서,상기 입력 오류검출코드 생성수단은, 상기 이진 입력 데이터들(A,B)이 2비트 입력 데이터(A(A1,A0),B(B1,B0))일 경우, 상기 2비트 입력데이터들의 덧셈/뺄셈 연산결과인 캐리 아웃 데이터에 대응하는 상기 2비트 오류검출코드 진리테이블의 2비트 오류검출코드를 상기 캐리 아웃 입력 오류검출코드로 생성하고, 썸 아웃 데이터에 대응하는 상기 2비트 오류검출코드 진리테이블의 2비트 오류검출코드를 상기 썸 아웃 입력 오류검출코드로 생성하는 2비트 입력 오류검출 코드 생성수단;을 포함하는 것을 특징으로 하는 오류 검출 장치
7 7
제 6 항에 있어서,상기 캐리 아웃 데이터는 1비트 데이터이고,상기 2비트 입력 오류검출코드 생성수단은 상위 비트는 '0'으로 가정하고 하위 비트는 상기 캐리 아웃 데이터로 하는 2비트 데이터에 대해 상기 2비트 오류검출코드 진리테이블의 2비트 오류검출코드를 계산하고, 계산된 오류검출코드의 하위 비트를 상기 캐리 아웃 입력 오류검출코드로 생성하는 것을 특징으로 하는 오류 검출 장치
8 8
제 7 항에 있어서,상기 입력 오류검출코드 생성수단은, 상기 이진 입력 데이터들(A,B)이 3비트 입력 데이터(A(A2,A1,A0),B(B2,B1,B0))일 경우, 하위 2비트 입력 데이터((A1,A0),(B1,B0))를 입력으로 하는 상기 2비트 입력 오류검출 코드 생성수단의 캐리 아웃 입력 오류검출코드를 제1 과도 캐리 아웃 입력 오류검출코드로 생성하고, 썸 아웃 입력 오류검출코드를 제1 과도 썸 아웃 입력 오류검출코드로 생성하며,상기 3비트 입력 데이터(A(A2,A1,A0),B(B2,B1,B0))의 최상위 비트들(A2,B2)의 값이 모두 '0'이거나, 상기 3비트 입력 데이터(A(A2,A1,A0),B(B2,B1,B0))의 최상위 비트들(A2,B2)의 값이 서로 다르고 상기 제1 과도 캐리 아웃 입력 오류검출코드가 '1'인 경우, 상기 캐리 아웃 입력 오류 검출코드를 '1'로 생성하고, 그 외의 경우에는 상기 캐리 아웃 입력 오류검출코드를 '0'으로 생성하며,상기 3비트 입력 데이터(A(A2,A1,A0),B(B2,B1,B0))의 최상위 비트들(A2,B2)의 값이 서로 동일하고 상기 제1 과도 캐리 아웃 입력 오류검출코드가 '0'인 경우나 상기 3비트 입력 데이터(A(A2,A1,A0),B(B2,B1,B0))의 최상위 비트들(A2,B2)의 값이 서로 다르고 상기 제1 과도 캐리 아웃 입력 오류검출코드가 '1'인 경우, 상기 제1 과도 썸 아웃 입력 오류검출코드에 '1'을 산술차(-)한 코드를 상기 썸 아웃 입력 오류검출코드로 생성하고, 그 외의 경우에는 상기 제1 과도 썸 아웃 입력 오류검출코드를 그대로 상기 썸 아웃 입력 오류검출코드로 생성하는 3비트 입력 오류검출 코드 생성수단;을 포함하는 것을 특징으로 하는 오류 검출 장치
9 9
제 8 항에 있어서,상기 입력 오류검출코드 생성수단은, 상기 이진 입력 데이터들(A,B)이 4비트 입력 데이터(A(A3,A2,A1,A0),B(B4,B2,B1,B0))일 경우, 하위 3비트 입력 데이터((A2,A1,A0),(B2,B1,B0))를 입력으로 하는 상기 3비트 입력 오류검출 코드 생성수단의 캐리 아웃 입력 오류검출코드를 제2 과도 캐리 아웃 입력 오류검출코드로 생성하고, 썸 아웃 입력 오류검출코드를 제2 과도 썸 아웃 입력 오류검출코드로 생성하며,상기 4비트 입력 데이터(A(A3,A2,A1,A0),B(B4,B2,B1,B0))의 최상위 비트들(A3,B3)의 값이 모두 '0'이거나, 상기 4비트 입력 데이터(A(A3,A2,A1,A0),B(B4,B2,B1,B0))의 최상위 비트들(A3,B3)의 값이 서로 다르고 상기 제2 과도 캐리 아웃 입력 오류검출코드가 '1'인 경우, 상기 캐리 아웃 입력 오류 검출코드를 '1'로 생성하고, 그 외의 경우에는 상기 캐리 아웃 입력 오류검출코드를 '0'으로 생성하며,상기 제2 과도 썸 아웃 입력 오류검출코드를 하위 두 비트로 하고 최상위 비트는 상기 4비트 입력 데이터(A(A3,A2,A1,A0),B(B4,B2,B1,B0))의 최상위 비트들(A3,B3)의 서로 다를 경우, 상기 제2 과도 캐리 아웃 입력 오류검출코드의 논리 부정 값으로 계산되고, 그 외의 경우에는 상기 제2 과도 캐리 아웃 입력 오류검출코드를 최상위 비트로 계산하여 상기 썸 아웃 입력 오류검출코드를 3비트의 썸 아웃 입력 오류검출코드로 생성하는 4비트 입력 오류검출코드 생성수단;을 포함하는 것을 특징으로 하는 오류 검출 장치
10 10
제 9 항에 있어서,상기 입력 오류검출코드 생성수단은, 상기 이진 입력 데이터들이 n비트 입력 데이터일 경우, 상기 2비트 입력 오류검출코드 생성수단, 상기 3비트 입력 오류검출코드 생성수단 및 상기 4비트 입력 오류검출코드 생성수단 중, 어느 하나의 입력 오류검출코드 생성수단에 의해 생성된 캐리 아웃 입력 오류검출코드 및 썸 아웃 입력 오류검출코드를 상기 입력 오류검출코드로 생성하거나,상기 2비트 입력 오류검출코드 생성수단, 상기 3비트 입력 오류검출코드 생성수단 및 상기 4비트 입력 오류검출코드 생성수단 중, 어느 하나의 입력 오류검출코드 생성수단에 의해 생성된 캐리 아웃 입력 오류검출코드 및 썸 아웃 입력 오류검출코드와 상기 3비트 입력 오류검출코드 생성수단에 의해 생성된 하나 또는 복수 개의 캐리 아웃 입력 오류검출코드 및 썸 아웃 입력 오류검출코드의 조합을 상기 입력 오류검출코드로 생성하는 n비트 입력 오류검출코드 생성수단;을 포함하는 것을 특징으로 하는 오류 검출 장치
11 11
제 10 항에 있어서,상기 n비트 입력 오류검출코드 생성수단은, 상기 n비트 입력 데이터가 2비트, 3비트 또는 4비트이고, 연산의 종류가 덧셈 연산일 경우, 상기 n비트 입력 데이터들과 상기 캐리 인 비트를 덧셈 연산하여 상기 캐리 아웃 데이터와 상기 썸 아웃 데이터를 계산하고, 계산된 캐리 아웃 데이터와 썸 아웃 데이터에 대응하는 캐리 아웃 입력 오류검출코드 및 썸 아웃 입력 오류검출코드를 생성하며,연산의 종류가 뺄셈 연산일 경우, 상기 n비트 입력 데이터들 중, 감수가 되는 n비트 입력 데이터는 감수가 되는 n비트 입력 데이터의 논리 부정 값으로 대체하고, 상기 캐리 인 비트는 입력되는 캐리 인 비트의 논리 부정 값으로 대체하여 덧셈 연산을 수행하여 상기 캐리 아웃 데이터와 상기 썸 아웃 데이터를 계산하고, 계산된 캐리 아웃 데이터와 썸 아웃 데이터에 대응하는 캐리 아웃 입력 오류검출코드 및 썸 아웃 입력 오류검출코드를 생성하는 것을 특징으로 하는 오류 검출 장치
12 12
제 10 항에 있어서,상기 n비트 입력 오류검출코드 생성수단은, 상기 n비트 입력 데이터들이 5비트 이상의 입력 데이터일 경우, 상기 각 n비트 입력 데이터를 하나의 b비트 입력 데이터와 하나 또는 복수 개의 3비트 입력 데이터 세트로 구분하고, 상기 b비트 입력 데이터에 대한 오류검출코드인 b비트 입력 오류검출코드와 상기 각 3비트 입력 데이터 세트에 대한 오류검출코드인 3비트 입력 오류검출코드를 생성하여, 상기 b비트 입력 오류검출코드와 상기 3비트 입력 오류검출코드를 연결함으로써 상기 입력 오류검출코드를 생성하며,연산의 종류가 덧셈 연산일 경우, 상기 b비트 입력 오류검출코드는 상기 캐리 인 비트를 상기 3비트 입력 데이터 세트들 중, 최상위 3비트 입력 데이터 세트의 캐리 아웃 입력 오류검출코드로 대체하여 계산하고, 상기 각 3비트 입력 오류검출코드는 상기 캐리 인 비트를 해당 3비트 입력 데이터 세트의 바로 하위 3비트 입력 데이터 세트의 캐리 아웃 입력 오류검출코드로 대체되어 계산하되, 해당 3비트 입력 데이터 세트가 최하위 3비트 입력 데이터 세트일 경우, 입력되는 캐리 인 비트를 그대로 이용하여 계산하고,연산의 종류가 뺄셈 연산일 경우, 상기 b비트 입력 오류검출코드는 상기 캐리 인 비트를 상기 최상위 3비트 입력 데이터 세트의 캐리 아웃 입력 오류검출코드의 논리 부정 값으로 대체하고, 상기 b비트 입력 데이터들 중, 감수가 되는 b비트 입력 데이터는 감수가 되는 b비트 입력 데이터의 논리 부정 값으로 대체하여 덧셈 연산을 수행함으로써 계산하고, 상기 3비트 입력 오류 검출코드는 상기 캐리 인 비트를 해당 3비트 입력 데이터 세트가 상기 최하위 3비트 입력 데이터 세트가 아닐 경우, 해당 3비트 입력 데이터 세트의 바로 하위 3비트 입력 데이터 세트의 캐리 아웃 입력 오류검출코드의 논리 부정 값으로 대체하고, 해당 3비트 입력 데이터 세트가 최하위 3비트 입력 데이터 세트일 경우, 입력되는 캐리 인 비트의 논리 부정 값으로 대체하며, 상기 3비트 입력 데이터 세트들 중, 감수가 되는 3비트 입력 데이터 세트는 감수가 되는 3비트 입력 데이터 세트의 논리 부정 값으로 대체하여 덧셈 연산을 수행함으로써 계산하는 것을 특징으로 하는 오류 검출 장치
13 13
제 2 항 내지 제 12 항 중 어느 한 항에 있어서,상기 오류 검출기:는상기 썸 아웃 데이터가 1비트 출력 데이터일 경우, 상기 썸 아웃 출력 오류검출코드는 상위 비트는 '0'으로 가정하고, 하위 비트는 상기 1비트 출력 데이터로 하는 2비트 출력 데이터에 대응하는 상기 2비트 오류검출코드 진리테이블의 2비트 오류검출코드 중, 하위 비트로 생성하고, 상기 캐리 아웃 출력 오류 검출코드는 상위 비트는 '0'으로 가정하고, 하위 비트는 상기 캐리 아웃 데이터로 하는 2비트 출력 데이터에 대응하는 상기 2비트 오류검출코드 진리테이블의 2비트 오류검출코드 중, 하위 비트로 생성하여, 상기 출력 오류검출코드를 생성하는 1비트 출력 오류검출코드 생성수단; 및상기 입력 오류검출코드와 상기 출력 오류검출코드의 동일성을 비교하여 동일하지 않을 경우 오류 발생신호를 출력하는 코드비교수단;을 포함하는 것을 특징으로 하는 오류 검출 장치
14 14
제 13 항에 있어서,상기 오류 검출기:는상기 썸 아웃 데이터가 2비트 출력 데이터일 경우, 상기 썸 아웃 출력 오류검출코드는 상기 2비트 출력 데이터에 대응하는 상기 2비트 오류검출코드 진리테이블의 2비트 오류검출코드로 생성하고, 상기 캐리 아웃 출력 오류검출코드는 상위 비트는 '0'으로 가정하고, 하위 비트는 상기 캐리 아웃 데이터로 하는 2비트 출력 데이터에 대응하는 상기 2비트 오류검출코드 진리테이블의 2비트 오류검출코드 중, 하위 비트로 생성하여, 상기 출력 오류검출코드를 생성하는 2비트 출력 오류검출코드 생성수단;을 더 포함하는 것을 특징으로 하는 오류 검출 장치
15 15
제 14 항에 있어서,상기 오류 검출기:는상기 썸 아웃 데이터가 3비트 출력 데이터일 경우, 상기 썸 아웃 출력 오류검출코드는 상기 3비트 출력 데이터의 최상위 비트가 '0'일 경우에는, 중간비트 및 최하위 비트를 입력으로 하는 상기 2비트 출력 오류검출코드 생성수단의 썸 아웃 출력 오류검출코드와 동일하게 생성하고, 상기 3비트 출력 데이터의 최상위 비트가 '1'일 경우에는 중간비트 및 최하위 비트의 논리 부정값을 입력으로 하는 상기 2비트 출력 오류검출코드 생성수단의 썸 아웃 출력 오류검출코드로 생성하며,상기 캐리 아웃 출력 오류검출코드는 상위 비트는 '0'으로 가정하고, 하위 비트는 상기 캐리 아웃 데이터로 하는 2비트 출력 데이터에 대응하는 상기 2비트 오류검출코드 진리테이블의 2비트 오류검출코드 중, 하위 비트로 생성하여, 상기 출력 오류검출코드를 생성하는 3비트 출력 오류검출코드 생성수단;을 더 포함하는 것을 특징으로 하는 오류 검출 장치
16 16
제 15 항에 있어서,상기 오류 검출기:는상기 썸 아웃 데이터가 4비트 출력 데이터일 경우,상기 썸 아웃 출력 오류검출코드는 하위 2비트는 상기 4비트 출력 데이터 중, 최상위 비트를 제외한 3비트를 입력으로 하는 상기 3비트 출력 오류검출코드 생성수단의 썸 아웃 출력 오류검출코드로 생성하고 최상위 비트는 상기 4비트 출력 데이터의 최상위 비트의 논리 부정 값으로 생성하여 3비트의 썸 아웃 출력 오류검출코드로 생성되며,상기 캐리 아웃 출력 오류검출코드는 상위 비트는 '0'으로 가정하고, 하위 비트는 상기 캐리 아웃 데이터로 하는 2비트 출력 데이터에 대응하는 상기 2비트 오류검출코드 진리테이블의 2비트 오류검출코드 중, 하위 비트로 생성하여, 상기 출력 오류검출코드를 생성하는 4비트 출력 오류검출코드 생성수단;을 더 포함하는 것을 특징으로 하는 오류 검출 장치
17 17
제 16 항에 있어서,상기 오류 검출기:는 상기 썸 아웃 데이터가 n비트 출력 데이터일 경우,상기 출력 오류검출코드 생성수단들 각각의 오류검출코드나, 상기 출력 오류검출코드 생성수단들 중 어느 하나의 출력 오류검출코드 생성수단의 오류검출코드와 하나 또는 복수 개의 3비트 출력 오류검출코드의 조합을 상기 출력 오류검출코드로 생성하는 n비트 출력 오류검출코드 생성수단;을 더 포함하는 것을 특징으로 하는 오류 검출 장치
18 18
제 17 항의 오류 검출 장치:와 이진 입력 데이터들에 대해 덧셈/뺄셈(Add/Substract) 연산을 수행하여 연산결과인 캐리 아웃(Carry_out) 데이터와 썸 아웃(Sum_out) 데이터를 포함하는 이진 출력 데이터를 출력하는 프로그래머블 덧셈/뺄셈 연산 유닛(Programable Add/Substract Operations Unit);을 포함하는 자가검사 프로그래머블 덧셈/뺄셈 연산 유닛(Self-checking Programmable Add/Substract Operations Unit)
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제 17 항의 오류 검출 장치; 및 이진 입력 데이터들에 대해 덧셈/뺄셈(Add/Substract) 연산을 수행하여 연산결과인 캐리 아웃(Carry_out) 데이터와 썸 아웃(Sum_out) 데이터를 포함하는 이진 출력 데이터를 출력하는 프로그래머블 덧셈/뺄셈 연산 유닛(Programable Add/Substract Operations Unit)으로 기능하는 프로그래머블 산술/논리 연산유닛;를 포함하며, 상기 오류 검출 장치는 상기 프로그래머블 산술/존리 연산유닛의 오류를 검출하는 것을 특징으로 하는 자가검사 프로그래머블 산술/논리 연산유닛(Self-checking Programmable Arithmetic and Logic Unit)
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컴퓨터를 제 17 항의 오류 검출 장치로 기능하게 하는 오류 검출 프로그램이 저장된 컴퓨터로 읽을 수 있는 기록매체
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제 20 항의 오류 검출 프로그램이 저장되고 통신망을 통해 상기 오류 검출 프로그램을 전송할 수 있는 서버 시스템
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1 교과부 조선대학교 중견연구자지원사업(핵심연구) 오류 모듈에 안정적으로 대처하는 재구성 가능한 가상실험장치 구조 동시설계 연구