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메모리 주소의 데이터가 제1 캐쉬 또는 제2 캐쉬 내에 존재하는지 여부를 판정하는 단계;상기 메모리 주소의 데이터가 상기 제1 캐쉬 또는 상기 제2 캐쉬 내에 존재하는지 여부에 따라 상기 메모리 주소의 데이터를 상기 제1 캐쉬 또는 상기 제2 캐쉬로부터 독출하는 단계를 포함하되,상기 메모리 주소를 나타내는 비트들 중 태그 비트들 및 세트 인덱스 비트들은 적어도 1 비트가 중첩되고,제 1 모드에서 상기 제1 캐쉬 및 상기 제2 캐쉬는 상기 메모리 주소의 데이터를 제공하기 위해 서로 독립적으로 동작하고, 제 2 모드에서 상기 제1 캐쉬 및 상기 제2 캐쉬는 상기 메모리 주소의 데이터를 제공하기 위해 공유되고,상기 제1 모드가 상기 제2 모드로 전환될 때, 상기 태그 비트들의 개수는 유지되고 상기 세트 인덱스 비트들의 개수는 적어도 하나 증가하는 데이터 제공 방법
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제1항에 있어서,상기 메모리 주소의 데이터가 상기 제1 캐쉬 및 상기 제2 캐쉬 내에 존재하지 않는 경우 외부의 메모리로부터 제공받은 데이터를 상기 제1 캐쉬 및 상기 제2 캐쉬 중 선택된 캐쉬에 기입하는 단계를 더 포함하고,상기 선택된 캐쉬는 상기 세트 인덱스 비트들 중 적어도 하나의 비트에 기반하여 결정되는 데이터 제공 방법
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캐쉬 메모리 시스템에 있어서,제1 캐쉬; 및제2 캐쉬를 포함하고,상기 캐쉬 메모리 시스템은 제1 모드 및 제2 모드 중 교대로 선택된 하나의 모드로 동작하고,상기 캐쉬 메모리 시스템이 상기 제1 모드로 동작할 때, 상기 제1 캐쉬 및 상기 제2 캐쉬는 각각 제1 메모리 주소에 대해 캐쉬된 데이터 및 제2 메모리 주소에 대해 캐쉬된 데이터를 제공하기 위해 독립적으로 사용되고,상기 캐쉬 메모리 시스템이 상기 제2 모드로 동작할 때, 상기 제1 캐쉬 및 상기 제2 캐쉬는 제3 메모리 주소에 대해 캐쉬된 데이터를 제공하기 위해 공유되어 사용되되,상기 제3 메모리 주소는 태그 비트들 및 세트 인덱스 비트들을 포함하고,상기 캐쉬 메모리 시스템이 상기 제1 모드에서 상기 제2 모드로 전환될 때, 상기 태그 비트들의 개수는 유지되고 상기 세트 인덱스 비트들의 개수는 적어도 하나 증가하는 캐쉬 메모리 시스템
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제3항에 있어서,상기 제1 메모리 주소에 포함되는 비트들 중 제1 태그 비트들 및 제1 세트 인덱스 비트들은 서로 중첩되지 않고,상기 제1 세트 인덱스 비트들은 상기 제1 캐쉬 내의 제1 위치를 지정하고,상기 제1 태그 비트들은 상기 제1 메모리 주소의 데이터가 상기 제1 캐쉬 내에 존재하는지 여부를 판정하기 위해 상기 제1 캐쉬의 상기 제1 위치에 대응하는 태그와 매칭되고,상기 제2 메모리 주소에 포함되는 비트들 중 제2 태그 비트들 및 제2 세트 인덱스 비트들은 서로 중첩되지 않고,상기 제2 세트 인덱스 비트들은 상기 제2 캐쉬 내의 제2 위치를 지정하고,상기 제2 태그 비트들은 상기 제2 메모리 주소의 데이터가 상기 제2 캐쉬 내에 존재하는지 여부를 판정하기 위해 상기 제2 캐쉬의 상기 제2 위치에 대응하는 태그와 매칭되는 캐쉬 메모리 시스템
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제3항에 있어서,상기 제3 메모리 주소의 태그 비트들은 제3 태그 비트들을 포함하고, 상기 제3 메모리 주소의 세트 인덱스 비트들은 제3 세트 인덱스 비트들을 포함하고,상기 제3 태그 비트들 및 상기 제3 세트 인덱스 비트들은 적어도 1 개의 비트가 서로 중첩되고,상기 제3 세트 인덱스 비트들은 상기 제1 캐쉬 내의 제3 위치 및 상기 제2 캐쉬 내의 제4 위치를 지정하고,상기 제3 태그 비트들은 상기 제3 메모리 주소의 데이터가 상기 제1 캐쉬 또는 상기 제2 캐쉬 내에 존재하는지 여부를 판정하기 위해 상기 제3 위치에 대응하는 태그 또는 상기 제4 위치에 대응하는 태그와 매칭되는 캐쉬 메모리 시스템
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제3항에 있어서,상기 캐쉬 메모리 시스템은 상기 제1 모드에서 트라이-리니어 필터링을 위한 텍셀의 데이터를 제공하고, 상기 제2 모드에서 바이-리니어 필터링을 위한 텍셀의 데이터를 제공하는 캐쉬 메모리 시스템
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제6항에 있어서,상기 제1 모드에서 상기 제1 캐쉬는 제1 텍스처 이미지의 텍셀의 데이터를 제공하고, 상기 제2 캐쉬는 제2 텍스처 이미지의 텍셀의 데이터를 제공하며, 상기 제1 텍스처 이미지 및 상기 제2 텍스처 이미지는 밉-멥의 상이한 레벨들의 텍스처 이미지들인 캐쉬 메모리 시스템
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제3항에 있어서,상기 제2 모드에서 상기 세트 인덱스 비트들 중 상기 태그 비트들과 중첩되는 비트는 상기 제1 캐쉬 및 상기 제2 캐쉬 중 하나의 캐쉬를 선택하기 위해 사용되는 비트들에서 제외되는 캐쉬 메모리 시스템
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제3항에 있어서,상기 제1 캐쉬 또는 상기 제2 캐쉬 내에 저장된 데이터는 상기 캐쉬 메모리 시스템이 상기 제1 모드로부터 상기 제2 모드로 전환하거나 상기 제2 모드로부터 상기 제1 모드로 전환하여도 계속해서 사용되는 캐쉬 메모리 시스템
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제1 캐쉬 및 제2 캐쉬를 포함하는 캐쉬 메모리 시스템이 데이터를 제공하는 방법에 있어서,상기 캐쉬 메모리 시스템이 제1 모드로 동작하는 단계; 및상기 캐쉬 메모리 시스템이 제2 모드로 동작하는 단계를 포함하고,상기 캐쉬 메모리 시스템은 상기 제1 모드 및 상기 제2 모드 중 교대로 선택된 하나의 모드로 동작하고,상기 캐쉬 메모리 시스템이 상기 제1 모드로 동작할 때, 상기 제1 캐쉬 및 상기 제2 캐쉬는 각각 제1 메모리 주소에 대한 캐쉬된 데이터 및 제2 메모리 주소에 대한 캐쉬된 데이터를 제공하기 위해 독립적으로 사용되고,상기 캐쉬 메모리 시스템이 상기 제2 모드로 동작할 때, 상기 제1 캐쉬 및 제2 캐쉬는 제3 메모리 주소에 대한 캐쉬된 데이터를 제공하기 위해 공유되어 사용되되,상기 제3 메모리 주소는 태그 비트들 및 세트 인덱스 비트들을 포함하고,상기 캐쉬 메모리 시스템이 상기 제1 모드에서 상기 제2 모드로 전환될 때, 상기 태그 비트들의 개수는 유지되고 상기 세트 인덱스 비트들의 개수는 적어도 하나 증가하는 캐쉬 메모리 시스템의 데이터 제공 방법
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