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과도금층을 이용하여 반도체 적층모듈 제조공정을 단축하는 방법으로서,
CMOS 공정이 실시된 실리콘 웨이퍼(110)를 준비하는 단계;
상기 실리콘 웨이퍼 상에 포토 레지스트(112)를 도포하고, 포토 마스크(114)를 통해 포토 레지스트의 일부 영역만을 노광 및 현상하는 단계;
상기 실리콘 웨이퍼(110)를 심도 반응성 이온에칭법(DRIE)을 통해 에칭하여 비아(116)를 형성하고, 상기 비아(116)의 양측면 및 저면에 보호층을 형성하는 단계;
상기 실리콘 웨이퍼(110)상에 잔재하는 포토 레지스트를 제거하는 단계;
상기 실리콘 웨이퍼(110) 및 비아(116)의 상면 상에 SiO2 층(120)을 형성하는 단계;
상기 SiO2 층(120) 상에 스퍼터링 공정을 이용하여 Ti 층(122) 및 Au 층(124)을 순서대로 증착하는 단계;
상기 비아(116)의 내부와 Au 층(124)의 상부에 전기도금에 의해 Cu 층을 충전하여 Cu 과도금층(126)을 형성하는 단계;
상기 실리콘 웨이퍼에 형성된 Cu 과도금층(126)의 아랫면이 드러나도록 실리콘 웨이퍼의 배면을 그라인딩하는 단계;
상기 그라인딩된 실리콘 웨이퍼의 배면에 노출된 Cu 과도금층(126)에 전해도금을 통해 솔더링하여 미세범프(128)를 형성하는 단계;
상기 SiO2 층(120)만을 남기고, 실리콘 웨이퍼(110)의 전면에 배치된 Cu 과도금층(126), Au 층(124) 및 Ti 층(122)을 그라인딩하는 단계; 및
상기 미세범프(128)가 형성된 소자를 적층하여 리플로우 공정을 실시하는 단계; 를 포함하는 것을 특징으로 하는 과도금층을 이용한 반도체 적층모듈 제조공정의 단축방법
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제 1항에 있어서,
상기 SiO2 층(120)은 플라즈마 화학증착법(PE-CVD)을 통해 형성되되, 상기 플라즈마 화학증착법을 통해 CMOS 공정 이후에도 비아(116)를 형성하는 것을 특징으로 하는 과도금층을 이용한 반도체 적층모듈 제조공정의 단축방법
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제 1항에 있어서,
상기 미세범프(128)는, 28 ~ 32mA/㎠의 전류밀도로 14 ~ 16분간 전해도금함으로써 이루어지는 것을 특징으로 하는 과도금층을 이용한 반도체 적층모듈 제조공정의 단축방법
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제 1항에 있어서,
상기 미세범프(128)는, 28 ~ 32mA/㎠의 전류밀도로 55 ~ 65분간 전해도금함으로써 이루어지는 것을 특징으로 하는 과도금층을 이용한 반도체 적층모듈 제조공정의 단축방법
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제 1항 내지 제 3항 중 어느 한 항에 있어서,
상기 미세범프(128)는 Sn 및 Sn-X 합금계열인 것을 특징으로 하는 과도금층을 이용한 반도체 적층모듈 제조공정의 단축방법
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제 1항에 있어서,
상기 비아(116)는 SF6 가스를 통해 에칭되고, 상기 비아(116)의 양측면 및 저면은 C4F8 가스를 통해 보호층이 형성되며 공정이 진행되는 것을 특징으로 하는 과도금층을 이용한 반도체 적층모듈 제조공정의 단축방법
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제 2항에 있어서,
상기 플라즈마 화학증착법(PE-CVD)의 공정온도는 350℃ ~ 450℃ 이하인 것을 특징으로 하는 과도금층을 이용한 반도체 적층모듈 제조공정의 단축방법
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