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HEVC 블록 중 처리하는 기본 블록의 크기에 영향을 받는 변환블록을 최적화함으로써 저면적, 고성능의 처리 효율을 가지는 동시에 다양한 블록 크기를 모두 지원 가능하도록 하기 위한 HEVC를 위한 저면적 고성능 다중모드 1D 변환블록에 있어서, 4×4, 8×8, 16×16, 32×32 크기의 행렬을 두 개의 2×2, 4×4, 8×8, 16×16 크기의 행렬로 분해하는 행렬 재구성 방법 및 32×32 행렬의 계수가 4×4, 8×8, 16×16 행렬의 계수를 포함하는 행렬의 계수 특성에 근거하여, 부분 집합 구조를 가지는 변환행렬의 중복되는 행렬 계수를 공통으로 적용하여 상기 변환행렬을 상수로 이루어진 행렬과 입력데이터인 변수의 곱의 형태로 변환하는 전처리부; 상기 전처리부에 의해 전처리된 데이터(preprocessed input data)를 입력하기 위한 입력부; 상기 입력부로부터 입력되는 상기 전처리된 데이터에 근거하여 곱셈 연산을 행하는 곱셈기(multiplier); 상기 곱셈기에 의해 연산된 값을 수신하여 행렬 연산을 수행하는 누산기(accumulator); 및 상기 누산기에 의해 연산된 값을 수신하여 출력 데이터(output data)를 생성하여 출력하는 출력부를 포함하여 구성되고, 상기 전처리부는, 이하의 수학식에 나타낸 Chen 알고리즘을 이용한 DCT(Discrete Cosine Transform) 연산에 의해, 상기 변환행렬의 블록 크기가 32×32, 16×16, 8×8 또는 4×4일 때, 상기 변환행렬을 16×16, 8×8, 4×4 또는 2×2의 상수로 이루어진 행렬과 16×1, 8×1, 4×1 또는 2×1의 입력 데이터의 곱으로 변환하는 것을 특징으로 하는 HEVC를 위한 저면적 고성능 다중모드 1D 변환블록
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제 1항에 있어서, 상기 입력부는, 상기 전처리부에 의한 처리가 완료된 데이터를 상기 곱셈기로 입력하는 MUX를 포함하여 구성되는 것을 특징으로 하는 HEVC를 위한 저면적 고성능 다중모드 1D 변환블록
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제 1항에 있어서, 상기 곱셈기는, 상수와 변수를 입력으로 수신하여 상기 상수와 상기 변수의 곱을 연산하는 상수 곱셈기(constant variable multiplier)로 구성되는 것을 특징으로 하는 HEVC를 위한 저면적 고성능 다중모드 1D 변환블록
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제 3항에 있어서, 상기 상수 곱셈기는, 시프트 연산을 수행하는 시프터(shifter)와 덧셈 연산을 수행하는 덧셈기(adder)만으로 구성되는 것을 특징으로 하는 HEVC를 위한 저면적 고성능 다중모드 1D 변환블록
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제 1항에 있어서, 상기 누산기는, 행과 열의 연산 대신에, 열과 열의 연산을 수행하도록 구성되는 것을 특징으로 하는 HEVC를 위한 저면적 고성능 다중모드 1D 변환블록
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제 1항에 있어서, 상기 출력부는, 상기 누산기로부터 수신된 값에 리미팅 및 라운딩(limiting and rounding)을 행하여 상기 출력 데이터를 생성하도록 구성되는 것을 특징으로 하는 HEVC를 위한 저면적 고성능 다중모드 1D 변환블록
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제 1항에 있어서, 상기 변환블록은, 상수와 변수를 입력으로 수신하는 상수 곱셈기를 이용함으로써, 전체 곱셈기의 개수는 증가하나 곱셈기의 전체 면적은 감소하도록 구성되는 것을 특징으로 하는 HEVC를 위한 저면적 고성능 다중모드 1D 변환블록
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제 7항에 있어서, 상기 변환블록은, 상기 상수 곱셈기를 이용하는 것에 의해 증가되는 상기 곱셈기의 숫자를 통하여 전체적인 처리량을 증가시키며, 증가된 처리량으로 인해 남는 동작 사이클을 이용하여 연산시간이 많이 걸리는 곱셈기 부분에 멀티 사이클 패스를 구성함으로써, 곱셈기의 동작 주파수는 저감하는 동시에 전체 연산량은 유지할 수 있도록 구성되는 것을 특징으로 하는 HEVC를 위한 저면적 고성능 다중모드 1D 변환블록
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HEVC 블록 중 처리하는 기본 블록의 크기에 영향을 받는 변환블록을 최적화함으로써 저면적, 고성능의 처리 효율을 가지는 동시에 다양한 블록 크기를 모두 지원 가능하도록 하기 위해, 청구항 1항 내지 8항 중 어느 한 항에 기재된 HEVC를 위한 저면적 고성능 다중모드 1D 변환블록을 이용한 HEVC를 위한 데이터 처리방법에 있어서, 4×4, 8×8, 16×16, 32×32 크기의 행렬을 두 개의 2×2, 4×4, 8×8, 16×16 크기의 행렬로 분해하는 행렬 재구성 방법 및 32×32 행렬의 계수가 4×4, 8×8, 16×16 행렬의 계수를 포함하는 행렬의 계수 특성에 근거하여, 부분 집합 구조를 가지는 변환행렬의 중복되는 행렬 계수를 공통으로 적용하여 상기 변환행렬을 상수로 이루어진 행렬과 입력데이터인 변수의 곱의 형태로 변환하는 전처리 단계; 상기 변환블록의 입력부를 통해 상기 전처리 단계에서 전처리된 데이터를 상기 변환블록의 곱셈기(multiplier)에 입력하는 입력단계; 상기 입력단계에서 입력된 데이터에 근거하여 상기 곱셈기에서 상기 전처리된 데이터의 곱셈 연산을 수행하는 곱셈단계; 상기 곱셈단계에서 곱셈 연산된 값을 상기 변환블록의 누산기(accumulator)에서 수신하여 행렬 연산을 수행하는 누산단계; 및 상기 변환블록의 출력부를 통해 상기 누산기에 의해 연산된 값을 수신하여 출력 데이터를 생성하여 출력하는 출력단계를 포함하여 구성되고, 상기 전처리 단계는, 이하의 수학식에 나타낸 Chen 알고리즘을 이용한 DCT(Discrete Cosine Transform) 연산에 의해, 상기 변환행렬의 블록 크기가 32×32, 16×16, 8×8 또는 4×4일 때, 상기 변환행렬을 16×16, 8×8, 4×4 또는 2×2의 상수로 이루어진 행렬과 16×1, 8×1, 4×1 또는 2×1의 입력 데이터의 곱으로 변환하는 것을 특징으로 하는 HEVC를 위한 데이터 처리방법
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제 9항에 있어서, 상기 입력단계에서, 상기 입력부는, 상기 전처리 단계에 의한 처리가 완료된 데이터를 상기 곱셈기로 입력하는 MUX를 포함하여 구성되는 것을 특징으로 하는 HEVC를 위한 데이터 처리방법
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제 9항에 있어서, 상기 곱셈단계에서, 상기 곱셈기는, 상수와 변수를 입력으로 수신하여 상기 상수와 상기 변수의 곱을 연산하는 상수 곱셈기로 구성되는 것을 특징으로 하는 HEVC를 위한 데이터 처리방법
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제 11항에 있어서, 상기 상수 곱셈기는, 시프트 연산을 수행하는 시프터와 덧셈 연산을 수행하는 덧셈기만으로 구성되는 것을 특징으로 하는 HEVC를 위한 데이터 처리방법
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제 9항에 있어서, 상기 누산단계에서, 상기 누산기는, 행과 열의 연산 대신에, 열과 열의 연산을 수행하도록 구성되는 것을 특징으로 하는 HEVC를 위한 데이터 처리방법
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제 9항에 있어서, 상기 출력단계에서, 상기 출력부는, 상기 누산기로부터 수신된 값에 리미팅 및 라운딩을 행하여 상기 출력 데이터를 생성하도록 구성되는 것을 특징으로 하는 HEVC를 위한 데이터 처리방법
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제 9항에 있어서, 상기 방법은, 상수와 변수를 입력으로 수신하는 상수 곱셈기를 이용함으로써, 전체 곱셈기의 개수는 증가하나 곱셈기의 전체 면적은 감소하도록 구성되는 것을 특징으로 하는 HEVC를 위한 데이터 처리방법
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제 15항에 있어서, 상기 방법은, 상기 상수 곱셈기를 이용하는 것에 의해 증가되는 상기 곱셈기의 숫자를 통하여 전체적인 처리량을 증가시키며, 증가된 처리량으로 인해 남는 동작 사이클을 이용하여 연산시간이 많이 걸리는 곱셈기 부분에 멀티 사이클 패스를 구성함으로써, 곱셈기의 동작 주파수는 저감하는 동시에 전체 연산량은 유지할 수 있도록 구성되는 것을 특징으로 하는 HEVC를 위한 데이터 처리방법
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