| 1 |
1
대상 역변환행렬을 두 개의 서브 역변환행렬로 재구성하는 역변환행렬 재구성단계;상기 서브 역변환행렬에 포함된 계수를 상수곱셈기로 구현하는 상수곱셈기 구현단계;상기 서브 역변환행렬의 계수를 구현한 상수곱셈기에 변수를 곱하여 상기 서브 역변환행렬을 계산하는 행렬곱셈기를 구현하는 행렬곱셈기 구현단계; 및상기 서브 역변환행렬에 대응하는 복수 개의 상기 행렬곱셈기에 멀티 사이클 패스를 적용하여 역변환기를 구현하는 역변환기 구현 단계;를 포함하고,상기 대상 역변환행렬이 N×N행렬일 경우, 상기 서브 역변환행렬은 N/2×N/2행렬인 것을 특징으로 하는 HEVC 복호기용 역변환기 설계 방법
|
| 2 |
2
제 1항에 있어서,상기 대상 역변환행렬은,역변환기의 동작주파수를 결정하는 역변환행렬을 포함하는 것을 특징으로 하는 HEVC 복호기용 역변환기 설계 방법
|
| 3 |
3
삭제
|
| 4 |
4
제 1항에 있어서,상기 대상 역변환행렬은 상하 또는 좌우 대칭 구조를 이루며,상기 두 개의 서브 역변환행렬 중 어느 하나는,상기 대상 역변환행렬의 대칭 구조 중 어느 한 쪽의 절반 영역을 선택하고, 선택영역의 열 또는 행의 홀수번째를 추출하여 재구성되고,상기 두 개의 서브 역변환행렬 중 다른 하나는,상기 선택영역의 열 또는 행의 짝수번째를 추출하여 재구성하는 것을 특징으로 하는 HEVC 복호기용 역변환기 설계 방법
|
| 5 |
5
제 1항에 있어서,상기 대상 역변환행렬은 32×32행렬을 포함하고, 상기 서브 역변환행렬은 16×16행렬을 포함하는 것을 특징으로 하는 HEVC 복호기용 역변환기 설계 방법
|
| 6 |
6
제 5항에 있어서,상기 대상 역변환행렬은,상부의 16개 행과 하부 16개 행이 대칭구조를 이루며,홀수번째 열은 동일한 부호에 크기가 같은 동부호대칭구조를 이루고,짝수번재 열은 부호가 반대이고 크기가 같은 역부호대칭구조를 이루며,상기 두 개의 서브 역변환행렬 중 어느 하나는,동부호대칭구조의 상부 16개 행을 추출하여 재구성되고,상기 두 개의 서브 역변환행렬 중 다른 하나는,역부호대칭구조의 상부 16개 행을 추출하여 재구성하는 것을 특징으로 하는 HEVC 복호기용 역변환기 설계 방법
|
| 7 |
7
제 1항에 있어서,상기 상수곱셈기 구현단계는,상기 계수를 2의 제곱승으로 표현하여 곱셈기로 구현하는 것을 특징으로 하는 HEVC 복호기용 역변환기 설계 방법
|
| 8 |
8
제 7항에 있어서,상기 상수곱셈기는,쉬프트연산기와 덧셈연산기으로 구성되는 것을 특징으로 하는 HEVC 복호기용 역변환기 설계 방법
|
| 9 |
9
제 8항에 있어서,상기 행렬곱셈기 구현단계는,상기 서브 역변환행렬의 행(Row)별 계수를 구현한 상수곱셈기에 변수를 곱하여 상기 서브 역변환행렬의 행별로 구현된 로우(Row)곱셈기를 포함하여 상기 행렬곱셈기를 구현하는 것을 특징으로 하는 HEVC 복호기용 역변환기 설계 방법
|
| 10 |
10
제 9항에 있어서,상기 역변환기 구현 단계는,매 클럭마다 상기 상수곱셈기가 이용되도록 멀티 사이클 패스를 적용하여 구성하는 것을 특징으로 하는 HEVC 복호기용 역변환기 설계 방법
|
