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반도체 기판;상기 반도체 기판상에 형성되는 제1 N웰;상기 반도체 기판상에 형성되며, 상기 제1 N웰에 접하도록 형성되는 P웰;상기 반도체 기판상에 형성되며, 상기 P웰에 접하도록 형성되는 제2 N웰;상기 제1 N웰에 형성되고, 애노드 단자에 연결된 제1 N+영역;상기 제1 N웰에 형성되고, 애노드 단자에 연결된 제1 P+영역;상기 제1 N웰에 형성되는 제2 N+영역;상기 P웰 및 상기 제2 N웰의 접합영역에 형성되는 P+드리프트 영역;상기 제2 N웰에 형성되고, 캐소드 단자에 연결된 제2 P+영역; 및상기 제2 N웰에 형성되고, 캐소드 단자에 연결된 제3 N+영역을 포함하며;상기 P+드리프트 영역과 상기 제2 P+영역 사이의 제2 N웰 표면상에 캐소드 단자와 연결된 게이트를 포함하는 정전기 방전 보호소자
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제 1항에 있어서,상기 제2 N+영역은 외부에 대해 플로팅되는 것을 특징으로 하는 정전기 방전 보호소자
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제 2항에 있어서,상기 제2 N+영역은 전자와 정공의 재결합을 통해 전류를 감소시키는 것을 특징으로 하는 정전기 방전 보호소자
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제 1항에 있어서,상기 게이트는 트리거 전압 인가시에 게이트 하부에 홀 채널이 형성되어 P+드리프트 영역과 제2 P+영역을 전기적으로 연결시키는 것을 특징으로 하는 정전기 방전 보호소자
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제 1항에 있어서,상기 제1 P+영역과 상기 제1 N웰, 및 상기 P웰에 의해 제1 PNP 트랜지스터가 형성되고,상기 제1 P+영역과 상기 제1 N웰, 및 상기 P+드리프트 영역에 의해 제2 PNP 트랜지스터가 형성되고,상기 제1 N+영역과 상기 P웰, 및 상기 제3 N+영역에 의해 NPN 트랜지스터가 형성되고,상기 P+드리프트 영역과 상기 제2 N웰, 및 상기 제2 P+영역에 의해 제3 PNP 트랜지스터가 형성되는 것을 특징으로 하는 정전기 방전 보호소자
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제 1항에 있어서,상기 게이트와 상기 P+드리프트 영역 및 상기 제2 P+영역을 소스와 드레인으로 하는 PMOS 트랜지스터가 형성되는 것을 특징으로 하는 정전기 방전 보호소자
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