맞춤기술찾기

홈으로 가기
맞춤기술찾기
이전대상기술
프린트하기

이전대상기술

ESD 보호회로

  • 기술번호 : KST2015197357
  • 담당센터 :
  • 전화번호 :
상담신청 PDF 받기
요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 본 발명에 의한 ESD 보호회로는, 기판 상에 형성된 N 베리드영역, 상기 N 베리드영역 상에 형성된 딥 N웰, 상기 딥 N웰 좌측에 형성되고, 양의 단자에 연결된 제1 N+도핑영역을 포함하는 제1 싱크영역, 상기 딥 N웰 내에 형성되고, 상기 양의 단자에 연결된 제1 P+도핑영역과 제2 N+도핑영역을 포함하는 제1 N웰, 상기 딥 N웰 내에 형성되고, 외부저항을 통해서 상기 음의 단자에 연결된 제2 P+도핑영역과 상기 음의 단자에 연결된 제3 N+도핑영역 및 제4 N+도핑영역을 포함하는 P웰, 상기 딥 N웰 내에 형성되고, 상기 양의 단자에 연결된 제3 P+도핑영역과 제5 N+도핑영역을 포함하는 제2 N웰, 상기 딥 N웰 우측에 형성되고, 상기 양의 단자에 연결된 제6 N+도핑영역을 포함하는 제2 싱크영역, 상기 제2 N+도핑영역과 상기 제1 N웰 사이에 형성된 제1 N웰저항, 상기 제2 P+도핑영역과 상기 P웰 사이에 형성된 P웰저항, 상기 제5 N+도핑영역과 상기 제2 N웰 사이에 형성된 제2 N웰저항, 상기 딥 N웰과 상기 N 베리드영역 사이에 형성되고, 상기 N 베리드영역에 형성된 일측이 상기 제1 N+도핑영역과 연결된 제1 딥 N웰저항 및 상기 딥 N웰과 상기 N 베리드영역 사이에 형성되고, 상기 N 베리드영역에 형성된 일측이 상기 제6 N+도핑영역과 연결된 제2 딥 N웰저항을 포함한다.
Int. CL H01L 27/04 (2006.01)
CPC H01L 27/0262(2013.01) H01L 27/0262(2013.01) H01L 27/0262(2013.01)
출원번호/일자 1020130023136 (2013.03.05)
출원인 단국대학교 산학협력단
등록번호/일자 10-1304051-0000 (2013.08.29)
공개번호/일자
공고번호/일자 (20130904) 문서열기
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태 등록
심사진행상태 수리
심판사항
구분 신규
원출원번호/일자
관련 출원번호
심사청구여부/일자 Y (2013.06.04)
심사청구항수 19

출원인

번호, 이름, 국적, 주소의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 인명정보 - 출원인 표입니다.
번호 이름 국적 주소
1 단국대학교 산학협력단 대한민국 경기도 용인시 수지구

발명자

번호, 이름, 국적, 주소의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 인명정보 - 발명자 표입니다.
번호 이름 국적 주소
1 구용서 대한민국 서울 강남구

대리인

번호, 이름, 국적, 주소의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 인명정보 - 대리인 표입니다.
번호 이름 국적 주소
1 특허법인이상 대한민국 서울특별시 서초구 바우뫼로 ***(양재동, 우도빌딩 *층)

최종권리자

번호, 이름, 국적, 주소의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 인명정보 - 최종권리자 표입니다.
번호 이름 국적 주소
1 단국대학교 산학협력단 경기도 용인시 수지구
번호, 서류명, 접수/발송일자, 처리상태, 접수/발송일자의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 행정처리 표입니다.
번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 [특허출원]특허출원서
[Patent Application] Patent Application		 2013.03.05 수리 (Accepted) 1-1-2013-0191081-53
2 [심사청구]심사청구(우선심사신청)서
[Request for Examination] Request for Examination (Request for Preferential Examination)		 2013.06.04 수리 (Accepted) 1-1-2013-0497829-96
3 [우선심사신청]심사청구(우선심사신청)서
[Request for Preferential Examination] Request for Examination (Request for Preferential Examination)		 2013.07.22 수리 (Accepted) 1-1-2013-0655813-28
4 [우선심사신청]선행기술조사의뢰서
[Request for Preferential Examination] Request for Prior Art Search		 2013.07.23 수리 (Accepted) 9-1-9999-9999999-89
5 [우선심사신청]선행기술조사보고서
[Request for Preferential Examination] Report of Prior Art Search		 2013.07.30 수리 (Accepted) 9-1-2013-0059735-05
6 등록결정서
Decision to grant		 2013.07.31 발송처리완료 (Completion of Transmission) 9-5-2013-0530293-80
7 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2014.01.06 수리 (Accepted) 4-1-2014-0000870-18
8 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2020.10.26 수리 (Accepted) 4-1-2020-5239146-54
번호, 청구항의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 청구항 표입니다.
번호 청구항
1 1
기판 상에 형성된 N 베리드영역;상기 N 베리드영역 상에 형성된 딥 N웰;상기 딥 N웰 좌측에 형성되고, 양의 단자에 연결된 제1 N+도핑영역을 포함하는 제1 싱크영역;상기 딥 N웰 내에 형성되고, 상기 양의 단자에 연결된 제1 P+도핑영역과 제2 N+도핑영역을 포함하는 제1 N웰;상기 딥 N웰 내에 형성되고, 외부저항을 통해서 음의 단자에 연결된 제2 P+도핑영역과 상기 음의 단자에 연결된 제3 N+도핑영역 및 제4 N+도핑영역을 포함하는 P웰;상기 딥 N웰 내에 형성되고, 상기 양의 단자에 연결된 제3 P+도핑영역과 제5 N+도핑영역을 포함하는 제2 N웰;상기 딥 N웰 우측에 형성되고, 상기 양의 단자에 연결된 제6 N+도핑영역을 포함하는 제2 싱크영역;상기 제2 N+도핑영역과 상기 제1 N웰 사이에 형성된 제1 N웰저항;상기 제2 P+도핑영역과 상기 P웰 사이에 형성된 P웰저항;상기 제5 N+도핑영역과 상기 제2 N웰 사이에 형성된 제2 N웰저항;상기 딥 N웰과 상기 N 베리드영역 사이에 형성되고, 상기 N 베리드영역에 형성된 일측이 상기 제1 N+도핑영역과 연결된 제1 딥 N웰저항; 및 상기 딥 N웰과 상기 N 베리드영역 사이에 형성되고, 상기 N 베리드영역에 형성된 일측이 상기 제6 N+도핑영역과 연결된 제2 딥 N웰저항을 포함하는 ESD 보호회로
2 2
제1항에 있어서, 상기 제1 N웰은,N형 불순물이 고농도로 도핑된 제1 플로팅 N+도핑영역을 더 포함하고, 상기 제1 플로팅 N+도핑영역의 면적에 상응하여 홀딩 전압이 조절되는 ESD 보호회로
3 3
제1항에 있어서, 상기 P웰은,P형 불순물이 고농도로 도핑된 제1 플로팅 P+도핑영역 및 제2 플로팅 P+도핑영역 중에서 적어도 어느 하나를 더 포함하고, 상기 제1 플로팅 P+도핑영역 및 상기 제2 플로팅 P+도핑영역의 면적에 상응하여 홀딩 전압이 조절되는 ESD 보호회로
4 4
제1항에 있어서, 상기 제2 N웰은,N형 불순물이 고농도로 도핑된 제2 플로팅 N+도핑영역을 더 포함하고, 상기 제2 플로팅 N+도핑영역의 면적에 상응하여 홀딩 전압이 조절되는 ESD 보호회로
5 5
제1항에 있어서,상기 제1 N웰과 상기 P웰 사이, 상기 제2 N웰과 상기 P웰 사이에서의 애벌런치 항복은 상기 딥 N웰과 상기 P웰 사이에서의 애벌런치 항복보다 먼저 발생되는 ESD 보호회로
6 6
제1항에 있어서,상기 제1 N웰과 상기 P웰, 상기 제2 N웰과 상기 P웰은 소정의 간격이 이격되어 형성되는 ESD 보호회로
7 7
제1항에 있어서,상기 제1 N웰 및 상기 제2 N웰은 상기 딥 N웰보다 높은 농도의 불순물로 도핑된 ESD 보호회로
8 8
제1항에 있어서,상기 제1 싱크영역 및 상기 제2 싱크영역은 상기 N 베리드영역보다 높은 농도의 불순물로 도핑된 ESD 보호회로
9 9
제1항에 있어서,상기 제1 N+도핑영역 및 상기 제6 N+도핑영역은 상기 제1 싱크영역 및 상기 제2 싱크영역보다 높은 농도의 불순물로 도핑된 ESD 보호회로
10 10
제1항에 있어서,상기 제1 P+도핑영역, 상기 제1 N웰, 상기 P웰 및 상기 제3 N+도핑영역은 제1 SCR을 형성하되, 상기 제1 SCR은,상기 제1 P+도핑영역은 이미터, 상기 제1 N웰은 베이스 및 상기 P웰은 컬렉터인 제1 PNP트랜지스터; 및 상기 제1 N웰은 컬렉터, 상기 P웰은 베이스 및 상기 제3 N+도핑영역은 이미터인 제1 NPN트랜지스터를 포함하는 ESD 보호회로
11 11
제1항에 있어서,상기 제3 P+도핑영역, 상기 제2 N웰, 상기 P웰 및 상기 제4 N+도핑영역은 제2 SCR을 형성하되, 상기 제2 SCR은,상기 제3 P+도핑영역은 이미터, 상기 제2 N웰은 베이스 및 상기 P웰은 컬렉터인 제2 PNP트랜지스터; 및상기 제2 N웰은 컬렉터, 상기 P웰은 베이스 및 상기 제4 N+도핑영역은 이미터인 제2 NPN트랜지스터를 포함하는 ESD 보호회로
12 12
제1항에 있어서,상기 제3 N+도핑영역, 상기 P웰 및 상기 딥 N웰은 제1 트랜지스터를 형성하되, 상기 제1 트랜지스터의 컬렉터는 상기 제3 N+도핑영역, 베이스는 상기 P웰 및 이미터는 상기 딥 N웰인 ESD 보호회로
13 13
제1항에 있어서,상기 제4 N+ 도핑영역, 상기 P웰 및 상기 딥 N웰은 제2 트랜지스터를 형성하되, 상기 제2 트랜지스터의 컬렉터는 상기 제4 N+도핑영역, 베이스는 상기 P웰 및 이미터는 상기 딥 N웰인 ESD 보호회로
14 14
양의 단자, 음의 단자 및 제1 노드에 연결된 제1 SCR부;상기 양의 단자, 상기 음의 단자 및 상기 제1 노드에 연결된 제2 SCR부;상기 양의 단자, 상기 음의 단자 및 상기 제1 노드에 연결된 제1 트랜지스터부;상기 양의 단자, 상기 음의 단자 및 상기 제1 노드에 연결된 제2 트랜지스터부;상기 제1 노드와 상기 음의 단자 사이에 연결된 저항부를 포함하고,상기 제1 SCR부, 상기 제2 SCR부, 상기 제1 트랜지스터부 및 상기 제2 트랜지스터부에서는 입력전압에 따라 소정의 임계값에서 각각 애벌런치 항복이 발생되어 트리거 동작이 수행되며,상기 제1 SCR부와 상기 제2 SCR부에서의 애벌런치 항복은 상기 제1 트랜지스터부와 상기 제2 트랜지스터부에서의 애벌런치 항복보다 먼저 발생되는 ESD 보호회로
15 15
제14항에 있어서, 상기 제1 SCR부는,제1 PNP트랜지스터 및 제1 NPN트랜지스터를 포함하는 제1 SCR; 및상기 양의 단자와 제2 노드 사이에 연결된 제1 N웰저항을 포함하되,상기 제1 PNP트랜지스터의 이미터는 상기 양의 단자에 연결되고, 베이스는 상기 제2 노드에 연결되며, 컬렉터는 상기 제1 노드에 연결되고,상기 제1 NPN트랜지스터의 컬렉터는 상기 제2 노드에 연결되고, 베이스는 상기 제1 노드에 연결되며, 이미터는 상기 음의 단자에 연결되는 ESD 보호회로
16 16
제14항에 있어서, 상기 제2 SCR부는,제2 PNP트랜지스터 및 제2 NPN트랜지스터를 포함하는 제2 SCR; 및상기 양의 단자와 제3 노드 사이에 연결된 제2 N웰저항을 포함하되,상기 제2 PNP트랜지스터의 이미터는 상기 양의 단자에 연결되고, 베이스는 상기 제3 노드에 연결되며, 컬렉터는 상기 제1 노드에 연결되고,상기 제2 NPN트랜지스터의 컬렉터는 상기 제3 노드에 연결되고, 베이스는 상기 제1 노드에 연결되며, 이미터는 상기 음의 단자에 연결되는 ESD 보호회로
17 17
제14항에 있어서, 상기 제1 트랜지스터부는,제1 트랜지스터 및 제1 딥 N웰저항을 포함하되,상기 제1 트랜지스터의 이미터는 상기 제1 딥 N웰저항을 통해서 상기 양의 단자에 연결되고, 베이스는 상기 제1 노드에 연결되며, 컬렉터는 상기 음의 단자에 연결되는 ESD 보호회로
18 18
제14항에 있어서, 상기 제2 트랜지스터부는,제2 트랜지스터 및 제2 딥 N웰저항을 포함하되,상기 제2 트랜지스터의 이미터는 상기 제2 딥 N웰저항을 통해서 상기 양의 단자에 연결되고, 베이스는 상기 제1 노드에 연결되며, 컬렉터는 상기 음의 단자에 연결되는 ESD 보호회로
19 19
제14항에 있어서, 상기 저항부는,상기 제1 노드와 상기 음의 단자에 직렬로 연결되는 P웰저항 및 외부저항을 포함하는 ESD 보호회로
지정국 정보가 없습니다
패밀리정보가 없습니다
순번, 연구부처, 주관기관, 연구사업, 연구과제의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 국가R&D 연구정보 정보 표입니다.
순번 연구부처 주관기관 연구사업 연구과제
1 지식경제부 단국대학교 산업융합원천기술개발사업 BLDC모터용 고전압/대전류 파워모듈 및 ESD 기술개발
2 지식경제부 서강대학교산학협력단 정보통신기술인력양성 아날로그IP설계기술